对于standalone的block的verification：
采用结构化的Testbench：Testcase与Harness，BFM分别分离，来提高系统的可重用性。如图是一个典型结构：
其中所有的Testcase和Harness都是顶层，Harness顶层是由一些接口模型(BFM)构成的一个狭义的测试平台，还有很多的Task，Function构成来向DUV施加激励。(这些顶层没有例化关系，他们之间通过层次路径名的方式来实现)
对于Chip_Level的verification：
也是基于结构化的Testbench，不过结构复杂很多，各个模块的地址定义，寄存器定义，各种Boot_mode，Boot_loader，针对具体模块的Driver，monitor等Task直接挂载在testbench上，各种Reset，Clock方案通过initial模块调用已经例化过功能module来实现，Testbench与DUV之间的Connector，各个其他的验证型的module，通过Instance+define来挂载在testbench上，同时方便直接通过层次路径名来进行调用。其中的.c通过arm_gcc编译为elf_hex，通过Boot_loader，Clcok，Reset后整个系统开始工作，PC指针开始按.c运行，主要针对Integration中可能出现的问题。
参考：设计与验证Verilog HDL