快时钟域到慢时钟域

一、快时钟域到慢时钟域

　　当信号从快时钟域同步到慢时钟域时，有可能会导致信号的丢失，这时，我们很直接的想法是将脉冲信号拉宽之后再进行采样，主要原理就是就是在快时钟域下，将脉冲信号展宽，变成电平信号，再在慢时钟域下同步该电平信号，再用快时钟域同步慢时钟域下的脉冲信号，用该脉冲信号拉低在快时钟域下的脉冲信号。

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// Project Name : fast2low
// Email        : 
// Create Time  : 2020/07/15 ：
// Module Name  : 
// editor        : 
// Version        : Rev1.0.0
// *********************************************************************************

module fast2low(
    input                clka,  // fast clk
    input                clkb,  
    input                s_rst_n,

    input                pulse_a,  

    output                pulse_outb,
    output                signal_outb
    );

reg                        signal_a    ;
reg                        signal_b     ;

reg                        signal_b_r1    ;
reg                        signal_b_r2    ;

reg                        signal_b_a1    ;
reg                        signal_b_a2    ;

always @(posedge clka or negedge s_rst_n) begin  // 在时钟 clka 下，生成展宽信号signal_a
    if(s_rst_n == 1'b0)
        signal_a <= 1'b0;
    else if(pulse_a == 1'b1)          // 检测到输入信号 pulse_a_in被拉高，则拉高signal_a
        signal_a <= 1'b1;
    else if(signal_b_a2 == 1'b1)    // 检测到 signal_b_a2被拉高，则拉低signal_a
        signal_a <= 1'b0;
    else
        signal_a <= signal_a;
end

always @ (posedge clkb or negedge s_rst_n) begin  // 在clkb下同步signal_a
    if(s_rst_n == 1'b0)
        signal_b <= 0;
    else    
        signal_b <= signal_a;
end

always @ (posedge clkb or negedge s_rst_n) begin  
    if(s_rst_n == 1'b0) begin
        signal_b_r1 <= 1'b0;
        signal_b_r2 <= 1'b0;
    end
    else begin
        signal_b_r1 <= signal_b;
        signal_b_r2 <= signal_b_r1;
    end     
end

always @ (posedge clka or negedge s_rst_n) begin  // 在时钟域clk_a下，采集signal_b_r1，用于反馈来拉低展宽信号signal_a
    if(s_rst_n == 1'b0) begin
        signal_b_a1 <= 1'b0;
        signal_b_a2 <= 1'b0;
    end
    else begin
        signal_b_a1 <= signal_b_r1;
        signal_b_a2 <= signal_b_a1;
    end        
end

assign signal_outb = signal_b_r1;
assign pulse_outb = signal_b_r1 & (~signal_b_r2);

endmodule

Modelsim仿真：

 　　　　注：此部分代码来源于https://www.cnblogs.com/rouwawa/p/7501319.html

二、慢时钟域到快时钟域

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// Project Name : slow2fast
// Email        : 
// Create Time  : 2020// ：
// Module Name  : slow2fast
// editor        : Qing
// Version        : Rev1.0.0
// *********************************************************************************

module slow2fast(
    input                    sclk            ,
    input                    s_rst_n            ,
    input                    pluse_in        ,

    output                    pulse_out
    );

reg        pluse_in_r1        ;
reg        pluse_in_r2        ;
reg        pluse_in_r3        ;

always @ (posedge sclk or negedge s_rst_n) begin
    if(s_rst_n == 1'b0) begin
        pluse_in_r1 <= 1'b0;
        pluse_in_r2 <= 1'b0;
        pluse_in_r3 <= 1'b0;
    end    
    else begin
        pluse_in_r1 <= pluse_in;
        pluse_in_r2 <= pluse_in_r1;
        pluse_in_r3 <= pluse_in_r2;
    end     
end

assign pulse_out = pluse_in_r3;

endmodule