1 观测信号的时候要是整体观测选择数组形式
2 选择待观察信号时，除了input和output外的有些内部reg和wire会被编译器优化掉，这时可以在定义reg变量时加上/*synthesis noprune*/，
在定义wire变量时加上/*synthesis keep*/，这样编译器就不会优化掉它们啦
3 采样时钟最好采用同步系统全局时钟，trigger in 里面的sourse最好也使用同步系统全局时钟
4 如果想要观察子模块的端口 就选择all & Registers:post fitting