我们的ADC是淘宝上买的现成模块
ADC0809 各脚功能如下:
D7-D0:8 位数字量输出引脚。
IN0-IN7:8 位模拟量输入引脚。
VCC:+5V 工作电压。
GND:地。
REF(+):参考电压正端。
REF(-):参考电压负端。
START:A/D 转换启动信号输入端。
ALE:地址锁存允许信号输入端。
(以上两种信号用于启动A/D 转换).
EOC:转换结束信号输出引脚,开始转换时为低电平,当转换结束时为高电平。
OE:输出允许控制端,用以打开三态数据输出锁存器。高电平有效
CLK:因ADC0809 的内部没有时钟电路,所需时钟信号必须由外界提供,一般为500KHz。
模块上有短路帽可以选择in3作为输入端,由电位器分出vcc和gnd之间的电压,输入地址选择也可以由短路帽完成,故这两部分没有在程序中体现。
另外还有几点说明:
1.ALE没用上;
2.STR上升沿使AD内部寄存器清零,至少保持100ns,下降沿时,开始进行A/D 转换,在转换期间,STR 应保持低电平。EOC 为转换结束信号,当EOC 为高电平时,表明转换结束;否则,表明正在进行A/D 转换。由 百科 查得转换时间为130μs(时钟为500kHz时),因此有两种方法可以作为开启OE的条件:当EOC变为高电平或者STR持续至少130μs的低电平。代码中采用后者,延时140μs后再处理。
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下面是Verilog代码
`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 09:20:20 11/27/2013 // Design Name: // Module Name: ADC // Project Name: // Target Devices: // Tool versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// //同济大学11级自动化 module ADC(clk8M, clk500k, ADin, AD_OE, ADEOC, AD_STR); //CLK ports input clk8M; output clk500k; //AD ports input [7:0] ADin; output AD_OE; input ADEOC; output AD_STR; //reg for clk reg clk500k; reg [15:0] clk_cnt; //reg for AD //ADin可以和reset一样可以不用寄存器,如果只是让二极管亮 //但为了整合后把数据给tx发送出去,要给8位的寄存器存放数据 reg [7:0] AD_in; reg AD_OE; reg AD_EOC; reg AD_STR; reg [7:0] delay_cnt; //分频,分出500k always @(posedge clk8M) begin if(clk_cnt == 7) begin clk500k <= 1; clk_cnt <= clk_cnt+1; end else if(clk_cnt == 15) begin clk500k <= 0; clk_cnt <= 0; end else begin clk_cnt <= clk_cnt+1; end end //STR //这里的70其实是0~70的转换时间,并非清零保持时间 //500kHz时钟下0809的转换时间为130us(百科), 640kHz下为116us(datasheet) //一个delay_cnt时间为2us,70个为140us //或者第一个if(AD_EOC==1 && AD_OE==1),第二个if来一个delay_cnt always@(posedge clk500k) begin if(delay_cnt == 70) begin AD_STR <= 1; AD_EOC <= ADEOC; delay_cnt <= delay_cnt+1; end else if(delay_cnt == 71) begin AD_STR <= 0; AD_EOC <= ADEOC; delay_cnt <= 0; end else begin delay_cnt <= delay_cnt+1; end end //EOC和OE //开始时EOC为0,转换结束后EOC自动变1,OE(输出使能)高电平有效 always@(posedge clk500k) begin if(AD_EOC) begin AD_OE <= 1; end else begin AD_OE <= 0; end end //输出的数据保存在8位寄存器AD_in[7:0]中 always@(posedge clk500k) begin if(AD_OE) begin AD_in <= ADin; end end endmodule
对应的测试结果是板子上的对应相应输入的led灯,随着电位器的调节而亮灭,程序可行。