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  • 用FPGA实现多路电压采集器:(2)分频器

    主要为AD提供clk,因ADC0809 的内部没有时钟电路,所需时钟信号必须由外界提供,通常为500KHZ。

    `timescale 1ns / 1ps
    //////////////////////////////////////////////////////////////////////////////////
    // Company: 
    // Engineer: 
    // 
    // Create Date:    10:55:40 11/26/2013 
    // Design Name: 
    // Module Name:    clk8M 
    // Project Name: 
    // Target Devices: 
    // Tool versions: 
    // Description: 
    //
    // Dependencies: 
    //
    // Revision: 
    // Revision 0.01 - File Created
    // Additional Comments: 
    //
    //////////////////////////////////////////////////////////////////////////////////
    //同济大学11级自动化
    module clk8M(clk, clkout);
    
    input clk;
    output clkout;
    
    reg clkout;
    reg [7:0] cnt;
    
    always @(posedge clk)
    begin
        if(cnt == 7)
        begin
            clkout <= 1;
            cnt <= cnt+1;
        end
    
        else if(cnt == 15)
        begin
            clkout <= 0;
            cnt <= 0;
        end
        
        else
        begin
            cnt <= cnt+1;
        end
    end
    
    endmodule

    可以做如下修改来进行测试

    reg [22:0] cnt;

    并将两个if的条件分别改为

    if(clk_count==4000000)

    else if(clk_count==7999999)

    这样在8M的频率下计数4M次,就是相当于过了半秒,然后对应一个led灯观察一下即可证明分频是否成功。

    
    
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  • 原文地址:https://www.cnblogs.com/Cmfvacks-IsLjj/p/3448587.html
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