、查找表
LUT就是查找表，对于4输入的LUT而言，实际上就是4位地址位，一位数据位的存储器，能够存储16位数据，所以我们在FPGA设计中可以用LUT组建分布式的RAM。
这样也可以解释我们在设计中为什么要采用流水线的实现方法
因为当输入数据的位数远大于一个LUT的输入时，就需要用多个LUT级联来实现逻辑，那么级联产生的延时也就不可避免了，这样就会制约系统的运行频率。那么为了避免级联数过于多，就采用插入寄存器的方法来实现。
举一个简单的例子，如果要实现一个6*1的mux可以用一个6输入的LUT或者是2个4输入的LUT来实现，6输入的LUT相当于是6位地址线一位数据位，能够存储64bit的数据，而采用两个4输入的LUT的话，它的总容量大小为32位数据。
如果用6输入的LUT实现4输入LUT的功能，那么就浪费了1-16/64=75%的资源，所以采用少输入的LUT可以更好的节省面积和资源，但是呢如果LUT采用的是2输入的呢，那样岂不是更好吗，不是的，因为对于多输入的信号处理的时候，就需要有多个LUT的级联来实现，而级联有不可避免的会导致延时过分，导致时序不满足。因此在实际的FPGA产品中多采用的是4输入或者6输入的LUT。
图 4输入的LUT
CLB是xilinx基本逻辑单元，每个CLB包含两个slices，每个slices由4个（A,B,C,D）6输入LUT和8个寄存器组成（中间应该还有一些选择器、与非门、或非门之类的东西）。放一个slices的内部图
同一CLB中的两片slices没有直接的线路连接，分属于两个不同的列。每列拥有独立的快速进位链资源。
slice分为两种类型 SLICEL, SLICEM
（1）SLICEL可用于产生逻辑，算术，ROM。
（2）SLICEM除以上作用外还可配置成分布式RAM或32位的移位寄存器。每个CLB可包含两个SLICEL或者一个SLICEL与一个SLICEM.
分布式RAM
SLICEM可以配置成分布式RAM，一个SLICEM可以配置成以下容量的RAM
多bit的情况需要增加相应倍数的LUT进行并联。
分布式RAM和 BLOCK RAM的选择遵循以下方法：
1. 小于或等于64bit容量的的都用分布式实现
2. 深度在64~128之间的，若无额外的block可用分布式RAM。 要求异步读取就使用分布式RAM。数据宽度大于16时用block ram.
3. 分布式RAM有比block ram更好的时序性能。 分布式RAM在逻辑资源CLB中。而BLOCK RAM则在专门的存储器列中，会产生较大的布线延迟，布局也受制约。
移位寄存器（SLICEM）
SLICEM中的LUT能在不使用触发器的情况下设置成32bit的移位寄存器, 4个LUT可级联成128bit的移位寄存器。并且能够进行SLICEM间的级联形成更大规模的移位寄存器。
MUX
一个LUT可配置成4:1MUX.
两个LUT可配置成最多8:1 MUX
四个LUT可配置成16个MUX
同样可以通过连接多个SLICES达成更大规模设计，但是由于SLICE没有直接连线，需要使用布线资源，会增加较大延迟。
进位链
每个SLICE有4bit的进位链。每bit都由一个进位MUX(MUXCY)和一个异或门组成，可在实现加法/减法器时生成进位逻辑。该MUXCY与XOR也可用于产生一般逻辑。
设计中我们可以用vivado查看设计底层的LUT实现图，具体的差看方法https://blog.csdn.net/qijitao/article/details/51371434
二、各种核
