打开自定义IP 的编辑界面，在Signals&Interfaces下面可以看到 Avalon-MM 读写信号波形图 如下：
读波形：
写波形：
这里默认设置 读等待(Read wait)一个周期，所以数据在第二个时钟周期才会出现在 readdata 线上。 这些在FPGA 逻辑里面其实是通过时钟控制的。
Slave 要先捕获 read 请求，才能返回 readdata 。readdata 是 slave 返回的。
write ，是 master 发出的 writedata，可以和write请求一起发出。