Verilog_FPGA产生分频时钟的方法

1.使用信号取反得到时钟。

2.使用线性序列机得到时钟

1. 信号取反可以同时产生上升沿与下降沿，如果还是使用posedge clk就必须使原时钟频率*2，再得到分频时钟，因为要计算的是单位时间内上升沿与下降沿的总和，例如：由50mHz的信号产生12.5mHz的信号，1/50m = 0.00000002s则每过0.00000002s取反操作就必须进行一次，12.5mHz的信号由取反操作得到，每过1/12500000/2 = 0.00000004s取反操作进行一次，即可。