Verilog学习笔记简单功能实现（四）...............译码器和编码器

这里以简单的3-8译码器和8-3编码器为例：

module decoder3_8(a,out);
 input [2:0]a;
  output [7:0]out;
  assign out=1'b1<<a;/*把最低位的1左移in位（根据in口输入的值）并赋予out*/
endmodule

8-3编码器程序：

1)利用for循环

module encoder8_3(a,out,none_on);
  input [7:0]a;
  output [2:0]out;
  output none_on;
  reg [2:0]out;
  reg none_on;           //要在always块中赋值，必须为reg型数据
  
  always @(a)
   begin:local           //这里必须要有定义顺序块的名字，因为后面要定义局部变量，有可能被实例化调用
    integer i;
    out=0;
    none_on=1;
    for(i=0;i<8;i=i+1)   //这里代表返回输入信号a的8位中，为1的最高位数，即高位优先编码；
      begin              //如果需要低位优先编码，只需要改成 for(i=7;i>=0;i=i-1)
      if(a[i])
        begin
        out=i;
        none_on=0;
        end 
      end 
   end
endmodule

 2)利用？：三目运算符

module encoder8_3(a,b,c,d,e,f,g,h,out1,out2,out0,none_on);
  input a,b,c,f,d,e,g,h;
  output out0,out1,out2,none_on;
  wire [3:0]outvec;
  
  assign outvec=h?4'b0111:g?4'b0110:f?4'b0101:e?4'b0100:d?4'b0011:c?4'b0010:b?4'b0001:a?4'b0000:4'b1000;
  assign out0=outvec[0];
  assign out1=outvec[1];
  assign out2=outvec[2];
  assign none_on=outvec[3];
endmodule 

 3)利用条件语句

module encoder8_3(a,b,c,d,e,f,g,h,out1,out2,out0,none_on);
  input a,b,c,f,d,e,g,h;
  output out0,out1,out2,none_on;
  reg [3:0]outvec;
  
  always @(a or b or c or d or e or f or g or h)
  begin
  if(h) outvec=4'b0111;
    else if(g) outvec=4'b0110;
      else if(f) outvec=4'b0101;
        else if(e) outvec=4'b0100;
          else if(d) outvec=4'b0011;
            else if(c) outvec=4'b0010;
              else if(b) outvec=4'b0001;
                else if(a) outvec=4'b0000;
                  else     outvec=4'b1000;
  end
  assign out0=outvec[0];
  assign out1=outvec[1];
  assign out2=outvec[2];
  assign none_on=outvec[3];
endmodule