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    Verilog HDL

    概述

    Verilog HDL是一种用于数字逻辑电路设计的语言
    ——用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型
    ——Verilog HDL既是一种行为描述的语言也是一种结构描述的语言
    

    分级

    系统级(system)

    用高级语言结构实现设计模块外部性能的模型
    

    算法级(algorithmic)

    用高级语言结构实现设计算法的模型
    

    RLT级(Register Transfer Level)

    描述数据在寄存器之间流动和如何处理这些数据的模型
    

    门级(gate-level)

    描述逻辑门以及逻辑门之间的连接的模型
    

    开关级

    描述器件中三机关和储存节点以及它们之间连接的模型
    

    简介

    1.可描述顺序执行或并行执行的程序结构
    2.用延迟表达式或事件表达式来明确地控制过程的启动时间
    3.通过命名的时间来触发其它过程里的激活行为或停止行为
    4.提供了条件、if-else、case、循环程序结构
    5.提供了可带参数切非零延续时间的任务(task)程序结构
    6.提供了可以定义新的操作符的函数结构(function)
    7.提供了用于建立表达式的运算符、逻辑运算符、位运算符。
    8.Verilog DL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计
    9.Verilog HDL的构造性语句可以精确地建立信号的模型
    

    简单的Verilog HDL模块

    示例代码

    module adder(count,sum,a,b,cin);
    input [2:0] a,b;
    input cin;
    output count;
    output [2:0] sum;
        assign{count,sum}=a+b+cin;
    endmodule
    

    代码说明

    这个例子描述了一个三位的加法器。从例子中可以看出整个Verilog HDL程序是嵌套在module和endmodule声明语句里的
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  • 原文地址:https://www.cnblogs.com/a1466499843/p/5165799.html
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