http://www.cnblogs.com/qiweiwang/archive/2011/03/17/1987060.html
组合逻辑中多用门控时钟，一般驱动门控时钟的逻辑都是只包含一个门，如果有其他的附加逻辑，就容易因竞争而产生不希望的毛刺。门控时钟通过一个时能信号控制时钟的开关。当系统不工作时可以关闭时钟，整个系统处于非激活状态，这样就能够在某种程度上降低系统功耗。
然而，使用门控时钟并不符合同步设计的思想，它可能会影响设计的实现和验证。单纯从功能上看，使用使能时钟替代门控时钟是一个不错的选择；但是使能时钟在使能信号关闭时，时钟信号仍然在工作，它无法像门控时钟那样降低系统的功耗。
Altera的解决方案：
对于上升沿有效的系统时钟clk，他的下降沿先把门控时钟打一拍，然后再用这个使能信号和系统时钟clk相与后作为后续电路的门控时钟。
这样的门控时钟电路很好的解决了组合逻辑常见的一些问题。它避免了毛刺的出现，同时也有效的抑制了亚稳态可能带来的危害。但是从另一个方面来说，如果这个设计的系统时钟占空比不是很稳定，或者输出的使能信号(enable)与时钟信号(clk)的逻辑过于复杂，那么它也会带来一些功能和时序上的问题。总得来说，只要设计者控制好这个设计中时钟占空比和门控逻辑复杂度，他还是比下面这个简单的门控时钟电路方案可行。
路漫漫其修远兮，吾将上下而求索