1.AXI总线作为握手总线，有一个避免死锁的设定。对于一般的AXI stream接口ip核，例如xilinx的float运算ip核，ready信号一般会一直有效，
或者至少说先于valid有效，但是在有些AXI接口的ip核中，ready会等待valid信号有效之后再有效，甚至是数据的valid和地址的valid都有效之后
再给出有效ready。所以valid信号不能等待ready，否则会造成死锁。这也写在了AXI的用户手册中。在做AXI接口的模块时，如果要做成ready一直有效，
不用判断valid类型的种类的话，需要在地址和数据两条通路分别使用两个FIFO，在任意一个通道ready和valid同时有效时能把数据存下来，存满之后考虑取消ready有效。
2.使用DCM时，假如又使用了同步复位，一般会使用lock信号作为复位，但是代码逻辑需要考虑lock信号有效又失效的情况，一般是输入的差分
时钟扰动。也就是说要考虑时钟失锁设计。
3.输入的信号进行滤波设计，一般是开关这种。滤波做成32或16个周期，做法是将原始输入信号做出32级移位寄存，当32个全部有效时，给出有效信号。
4.关键状态尽量保证安全码距，例如0010表示待机，1101表示开机。关键信息判据不要使用FF或者00，防止失效。
5.状态机使用独热编码，此处存疑，vivado可以自动决定状态机提取的编码。
6.状态机要有恢复机制，此处存疑，应该是代码设计应该要有恢复机制。
7.使用ram资源要考虑ram本身的大小，防止不必要的空间浪费。
8.频率设计和逻辑资源都要留出两成余量。也就是最高频率大于实际频率2成。
9.fifo的时钟需要满足free runing，就是DCM直接给出，没有clock enable这种逻辑。
10.fifo的data count不准确，只有empty full有效时准确。