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  • verilog HDL-并行语句之assign

    线网型数据对象:

    是verilog hdl常用数据对象之一,起到电路节点之间的互联作用,类似于电路板上的导线。

    wire是verilog hdl默认的线网型数据对象。

    线网型数据对象的读操作在代码任何位置都可以使用;

    写操作只能在assign连续赋值语句中使用。

    assign连续赋值语句:

    基本格式:assign var=表达式

    其中,assign是verilog hdl中的关键字,表示这是一条连续赋值语句;var是被赋值的对象,var可以是一个完整的变量,也可以是向量变量中的位选择或者部分位选择,也可以是几个变量的组合,但是必须是线网型变量。表达式可以只是某个输入类型或者双向类型的端口名,还可以是某个变量,也可以是向量变量的为选择或者部分位选择,也可以是几个变量的组合,也可以是变量与操作符的组合,还可以是函数的调用。

    意义:只要表达式的值发生变化,var就会被驱动,进而值发生变化。

    多条assign连续赋值语句之间互相独立并行执行。

    举例:

    连续赋值语句实现输入与输出相连

    assign do=da[0];

    ****************************************************************************

    wire [3:0] flag_key = key_scan_r[3:0] & (~key_scan[3:0]);

    这个写法相当于

    wire [3:0] flag_key;

    assign flag_key=key_scan_r[3:0] & (~key_scan[3:0]);

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