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  • verilog 1995 VS 2001 part1模块声明的扩展

    1.模块声明的扩展
    (1)端口声明(input/output/inout)同数据类型声明(reg /wire)放在同一语句中。
    (2)ANSI C风格的端口声明可以用于module/task/function.
    (3)对于parameter化的module, 可以如下module module_nanme
    #(
    parameter declaration
    )(
    ports declaration
    );
    针对以上3点模块声明的扩展,模块声明的模式可以如下:
    module adder
    #(parameter MSB = 31 ,
    LSB = 0)
    (
    output reg [MSB:LSB] sum,
    output reg co,
    input wire[MSB:LSB] a,b,
    input wire ci
    );

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  • 原文地址:https://www.cnblogs.com/chip/p/3941438.html
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