Xilinx FPGA问题记录

1、Microblaze中使用AXI接口MIG时，使用MIG的“ui_clk”作为MB及AXI的时钟，否则会报AXI接口时钟不匹配错误。

2、MIG IP核自带的XDC文件中有关于sys_clk的roate约束，set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_nets sys_clk_i]，根据实际使用的时钟信号确定是否保留该约束项，详情百度“set_property CLOCK_DEDICATED_ROUTE BACKBONE”。