问题背景：待测逻辑是对jesd204b输出的数据进行处理，仿真激励文件应该能够模拟输出同样的数据。
问题描述：设置采集卡将jesd204b输出的数据上传到上位机，上位机获取数据文件后使用matlab提取数据，并使用matlab生成FPGA rom init文件，在仿真激励文件中例化一个rom，将rom init文件填入，待测逻辑所需要的数据输入将有该rom输出。在behavioral simulation中能够正常使用，但是运行post-implementation，却报错说module not found。
问题分析：可能是仿真激励文件不参与综合，而该rom是使用ip核生成的，猜测是没有生成对应的时序文件
问题解决：没能直接解决该问题，后使用$readmemb覆盖了reg[width-1:0]mem[depth-1:0]，进而实现了post-implementation simulation.