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  • Verilog HDL实用教程笔记

    Verilog HDL实用教程笔记

    DRC - Design Rule Check 几何规则检查
    ERC - Electrical Rule Check 电学规则检查
    自动参数提取
    LVS - Logic Versus Schematic LVS验证

    ESDA - Electronic System Design Automation

    第一步,行为级描述 (Behavior Level)
    第二步,行为级优化与RTL级描述的转换
    现有的DA工具只能接受RTL级(Register Transport Level)描述的HDL文件进行自动逻辑综合
    但是也有SYNOPSYS提供的Behavior Compiler专门为行为级与RTL级转换的单点工具。
    第三步,逻辑综合与逻辑优化(选择工艺库,确定约束条件)。
    进行逻辑综合的前提是有逻辑综合库的支持,而综合库里包含了相应的工艺参数,最典型的如门级延时、单元面积、扇入扇出系数(Fanin,Fanout)。必须在综合库中选择最佳单元,并且还需要做DFT,在逻辑电路内部安排相应的测试电路。
    在这步最强大的工具是SYNOPSYS的Design Compiler最有优势。另外还有FPGA Compiler。
    第四步,门级仿真
    门级仿真包含了门单元的延时信息,因此门级仿真需要相应的工艺的仿真库支持。比如Cadence的Verilog-XL仿真器可以完成各个抽象层次的仿真。另外还有专门的时序分析工具,如CADENCE的Pearl和SYNOPSYS的Prime Time等等。
    第五步,产生网表文件(Netlist)
    并且提供测试文件给下一步。测试分为功能测试与制造测试。
    第六步,布局布线
    CADENCE最著名,但是要在对应工艺的版图库支持下完成。
    第七步,参数提取
    在网表文件中,已经包含了门级单元本身的工艺参数,完成版图综合后,由于布局布线都已确定,可以从版图里进一步提取出连线电阻、连线电容的分布参数。
    第八步,后仿真
    将上一步中提取的分布参数再反标到原来的门级网表中,进行包含门延、连线延时的门级仿真,进行时序模拟。如果不满足设计要求,必须回到第三步重新设计。
    第九步,制板,流片

    1. 系统级(System Level)
    2. 行为级(Behavioral Level)
    3. RTL级(Rigister Transport Level)
    4. 逻辑门级(Gate Level)
    5. 开关级(Switch Level)

    三次仿真:行为级仿真,RTL级仿真,门级仿真

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