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  • 数字部件

    电路基础

    电路基础
    电路基础里面关键是要知道MOS管(由电压控制导通的这样一种器件是各种门电路的基础)分为pMOS和nMOS。pMOS和nMOS形成各种门点路的方法在后面有

    • P型半导体:主要靠空穴导电
    • N型半导体:主要靠自由电子导电
    • PN结:p端负电荷。n端正电荷。


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    • 二极管:单向导通性
    • 晶体三极管(NPN、PNP),三个电极分别为基极,集电极,发射级——具有电流分配和放大作用这里写图片描写叙述
    • 场效应管(field-effect transistor,FET):用电场来控制固体材料导电能力的有源器件。这里写图片描写叙述
      • 一种极性的载流子。单极型晶体管。半导体三极管是双极型晶体管。
    • MOS管(metal。oxide,semiconductor):加电后能够导通这里写图片描写叙述

    logic gate

    • single input:NOT,buffer
    • two:and,or,xor,nand,nor,xnor
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    • Vdd高GND低

    • 经常使用与非和或非

    pmos & nmos

    • nmos这里写图片描写叙述
    • pmos这里写图片描写叙述
    • 画法这里写图片描写叙述
    • 圆圈代表非,pmos正电导通。p端低电平吸正电
    • pmos pass 0,nmos pass 1
    • cmos(c代表互补)

    从pnMOS到门,门的实现

    cmos电路画法
    not gate
    这里写图片描写叙述

    nand gate
    这里写图片描写叙述

    依据须要将pmos nmos串并联起来。pmos并联则仅仅要有1就通过。nmos串联则必须都是0才通过。
    因此画的时候第一步识别特殊值。比方NOR3,仅仅有全0才是1

    practice:从pMOS,nMOS到门



    组合逻辑。从逻辑到门

    组合逻辑

    • 实现加法,按位来进行运算。输入为两个数同一位的01值,以及上一位的进位。产生的值为计算结果和给下一位的进位。针对每一种情况列出真值表就可以得到组合逻辑。

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    • 定义
      • implicant蕴含式:product of literals
      • minterm最小项/乘积项:product that include all variables
      • maxterm最大项/和项:sum that include all variables
    • SOP(sum of products)这里写图片描写叙述
    • POS(product of sums)这里写图片描写叙述
    • 化简组合逻辑DeMorgan’s Theorem这里写图片描写叙述
    • bubble pushing
    • 从逻辑到门
    • 输入在原理图的左边或者顶部,输出在原理图的右边或者底部
    • example
      • priority circuit:这里写图片描写叙述
      • multiplexer这里写图片描写叙述这里写图片描写叙述这里写图片描写叙述
      • decoder这里写图片描写叙述

    时序逻辑

    state elements

    • bistable circuit:双稳态电路
      • 这里写图片描写叙述
      • store 1 bit of state in the state var(Q or !Q)
      • no input to control the state
    • SR Latch:SR(set/reset)锁存器
      • 这里写图片描写叙述
      • 由于SR对称,所以上0下1也一样
      • 这里写图片描写叙述
      • 因此SR能够控制Q的值,并能保存状态
      • 这里写图片描写叙述
    • D Latch:D锁存器
      • CLK控制是否将D的影响传过去,D控制能够传输的信号
      • 这里写图片描写叙述
    • D Flip-flop:D触发器
      • CLK控制什么时候状态能够传递。D控制能够传递过去的信号。仅仅有当CLK从0到1的时候。信号能够传递。
      • 这里写图片描写叙述
      • 这里写图片描写叙述
    • D-latch & D-flip-flop状态改变
      • D-latch仅当CLK为1时,状态可能改变
      • D-flip-flop仅当CLK由0到1时,状态可能改变

    FSM
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    实验一:七段数码管的译码显示实验
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