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  • STM32F407VG (四)时钟配置

    1.STM32 F407VG 的starup_stm32f40_41xxx.s的例如以下位置调用 IMPORT SystemInit,之后调用main函数,所以
    进入main函数时候就已经自己主动完毕有关时钟配置了。

    2.在SystemInit函数里面完毕时钟配置,配上图和例如以下凝视就不须要多解释了,一目了然。



    以下凝视截取自system_stm32f4xx.c
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      *                    Supported STM32F40xxx/41xxx devices
      *-----------------------------------------------------------------------------
      *        System Clock source                    | PLL (HSE)
      *-----------------------------------------------------------------------------
      *        SYSCLK(Hz)                             | 168000000
      *-----------------------------------------------------------------------------
      *        HCLK(Hz)                               | 168000000
      *-----------------------------------------------------------------------------
      *        AHB Prescaler                          | 1
      *-----------------------------------------------------------------------------
      *        APB1 Prescaler                         | 4
      *-----------------------------------------------------------------------------
      *        APB2 Prescaler                         | 2
      *-----------------------------------------------------------------------------
      *        HSE Frequency(Hz)                      | 25000000
      *-----------------------------------------------------------------------------
      *        PLL_M                                  | 25
      *-----------------------------------------------------------------------------
      *        PLL_N                                  | 336
      *-----------------------------------------------------------------------------
      *        PLL_P                                  | 2
      *-----------------------------------------------------------------------------
      *        PLL_Q                                  | 7
      *-----------------------------------------------------------------------------
      *        PLLI2S_N                               | NA
      *-----------------------------------------------------------------------------
      *        PLLI2S_R                               | NA
      *-----------------------------------------------------------------------------
      *        I2S input clock                        | NA
      *-----------------------------------------------------------------------------
      *        VDD(V)                                 | 3.3
      *-----------------------------------------------------------------------------
      *        Main regulator output voltage          | Scale1 mode
      *-----------------------------------------------------------------------------
      *        Flash Latency(WS)                      | 5
      *-----------------------------------------------------------------------------
      *        Prefetch Buffer                        | ON
      *-----------------------------------------------------------------------------
      *        Instruction cache                      | ON
      *-----------------------------------------------------------------------------
      *        Data cache                             | ON
      *-----------------------------------------------------------------------------
      *        Require 48MHz for USB OTG FS,          | Disabled
      *        SDIO and RNG clock                     |
      *-----------------------------------------------------------------------------
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  • 原文地址:https://www.cnblogs.com/gcczhongduan/p/5196312.html
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