(转)如何在DE270使用SSRAM?

全文地址：http://www.cnblogs.com/oomusou/archive/2009/02/14/de2_70_ssram.html

Abstract
一直有人反應無法在DE2-70使用SSRAM，主要是top module接法的錯誤，本文提出解決方法。

Introduction
使用環境：Quartus II 8.1 + Nios II 8.1 EDS + DE2-70 (Cyclone II EP2C70F896C6N)

在帶助教時，就有同學提出無法在DE2-70使用SSRAM的問題，無論是將軟體跑在SSRAM，或是在SSRAM建立一個變數或array都不行，lishyhan學長也曾問我這個問題。

在DE2-70 CD的範例中，DE2_70_NET、DE2_70_NIOS_DEVICE_LED、DE2_70_NIOS_HOST_MOUSE_VGA的top module，SSRAM的接法皆為

// the_tristate_bridge_1_avalon_slave (ssram)
.address_to_the_ssram({oSRAM_A[17:0],SRAM_DUMMY_ADDR}),
.adsc_n_to_the_ssram(oSRAM_ADSC_N),
.bw_n_to_the_ssram(oSRAM_BE_N),
.bwe_n_to_the_ssram(oSRAM_WE_N),
.chipenable1_n_to_the_ssram(oSRAM_CE1_N),
.data_to_and_from_the_ssram((SRAM_DQ)),
.outputenable_n_to_the_ssram(oSRAM_OE_N),

所以在(原創) 如何以32 bit的方式存取SDRAM? (SOC) (Nios II) (SOPC Builder) (DE2-70)這一篇中，我也是依照DE2-70 CD的範例連接SSRAM，core_duo提出了SRAM_A[17..0]和原理图上[18..0]19根地址不符的疑問，若軟體很小，如Hello World，這種寫法仍可正常執行，但若大一點的軟體，如DE2_70_SD_Card_Audio_Player，就會發現無法跑在SSRAM。

正確應該改成如下的寫法，就可完全正常使用SSRAM了。

wire [1:0] sram_dummy_addr;   // used to ignore the a0/a1 pin from cypress ssram ip core

.address_to_the_ssram({oSRAM_A[18:0],sram_dummy_addr}), // sram address bus 21 bits
.adsc_n_to_the_ssram(oSRAM_ADSC_N),                                       // sram controller address status
.bw_n_to_the_ssram(oSRAM_BE_N),                                           // sram byte write enable
.bwe_n_to_the_ssram(oSRAM_WE_N),                                          // sram write enable
.chipenable1_n_to_the_ssram(oSRAM_CE1_N),                                 // sram chip enable
.data_to_and_from_the_ssram((SRAM_DQ)),                                   // sram data bus 32 bits
.outputenable_n_to_the_ssram(oSRAM_OE_N),                                 // sram output enable

完整的top module如下所示。

DE2_70_NIOS.v / Verilog

  1 /* 
  2 (C) OOMusou 2009 http://oomusou.cnblogs.com
  3 
  4 Filename    : DE2_70_NIOS.v
  5 Compiler    : Quartus II 8.1 + Nios II 8.1
  6 Description : DE2_70_NIOS reference design 1.4
  7 Release     : 02/14/2009 1.0
  8 */
  9 
 module DE2_70_NIOS (
11   input         iCLK_28,        // 28.63636 MHz
   input         iCLK_50,        // 50 MHz
   input         iCLK_50_2,      // 50 MHz
   input         iCLK_50_3,      // 50 MHz
   input         iCLK_50_4,      // 50 MHz
   input         iEXT_CLOCK,     // External Clock
   ////////////////////////////// Push Button ////////////////////////
18   input  [3:0]  iKEY,           // Pushbutton[3:0]
   ////////////////////////////// DPDT Switch ////////////////////////
20   input  [17:0] iSW,            // Toggle Switch[17:0]
   ////////////////////////////// 7-SEG Dispaly  ////////////////////////
22   output [6:0]  oHEX0_D,        // Seven Segment Digit 0
   output        oHEX0_DP,       // Seven Segment Digit 0 decimal point
   output [6:0]  oHEX1_D,        // Seven Segment Digit 1
   output        oHEX1_DP,       // Seven Segment Digit 1 decimal point
   output [6:0]  oHEX2_D,        // Seven Segment Digit 2
   output        oHEX2_DP,       // Seven Segment Digit 2 decimal point
   output [6:0]  oHEX3_D,        // Seven Segment Digit 3
   output        oHEX3_DP,       // Seven Segment Digit 3 decimal point
   output [6:0]  oHEX4_D,        // Seven Segment Digit 4
   output        oHEX4_DP,       // Seven Segment Digit 4 decimal point
   output [6:0]  oHEX5_D,        // Seven Segment Digit 5
   output        oHEX5_DP,       // Seven Segment Digit 5 decimal point
   output [6:0]  oHEX6_D,        // Seven Segment Digit 6
   output        oHEX6_DP,       // Seven Segment Digit 6 decimal point
   output [6:0]  oHEX7_D,        // Seven Segment Digit 7
   output        oHEX7_DP,       // Seven Segment Digit 7 decimal point
   //////////////////////////////// LED ////////////////////////////
   output [8:0]  oLEDG,          // LED Green[8:0]
   output [17:0] oLEDR,          // LED Red[17:0]
   //////////////////////////////// UART ////////////////////////////
   output        oUART_TXD,      // UART Transmitter
   input         iUART_RXD,      // UART Receiver
   output        oUART_CTS,      // UART Clear To Send
   input         iUART_RTS,      // UART Requst To Send
   //////////////////////////////// IRDA ////////////////////////////
   output        oIRDA_TXD,      // IRDA Transmitter
   input         iIRDA_RXD,      // IRDA Receiver
   //////////////////////////////// SDRAM Interface ////////////////////////
50   inout  [31:0] DRAM_DQ,        // SDRAM Data bus 32 Bits
   output [12:0] oDRAM0_A,       // SDRAM0 Address bus 12 Bits
   output [12:0] oDRAM1_A,       // SDRAM1 Address bus 12 Bits
   output        oDRAM0_LDQM0,   // SDRAM0 Low-byte Data Mask
   output        oDRAM1_LDQM0,   // SDRAM1 Low-byte Data Mask
   output        oDRAM0_UDQM1,   // SDRAM0 High-byte Data Mask
   output        oDRAM1_UDQM1,   // SDRAM1 High-byte Data Mask
   output        oDRAM0_WE_N,    // SDRAM0 Write Enable
   output        oDRAM1_WE_N,    // SDRAM1 Write Enable
   output        oDRAM0_CAS_N,   // SDRAM0 Column Address Strobe
   output        oDRAM1_CAS_N,   // SDRAM1 Column Address Strobe
   output        oDRAM0_RAS_N,   // SDRAM0 Row Address Strobe
   output        oDRAM1_RAS_N,   // SDRAM1 Row Address Strobe
   output        oDRAM0_CS_N,    // SDRAM0 Chip Select
   output        oDRAM1_CS_N,    // SDRAM1 Chip Select
   output [1:0]  oDRAM0_BA,      // SDRAM0 Bank Address
   output [1:0]  oDRAM1_BA,      // SDRAM1 Bank Address
   output        oDRAM0_CLK,     // SDRAM0 Clock
   output        oDRAM1_CLK,     // SDRAM0 Clock
   output        oDRAM0_CKE,     // SDRAM0 Clock Enable
   output        oDRAM1_CKE,     // SDRAM1 Clock Enable
   //////////////////////////////// Flash Interface ////////////////////////
72   inout  [14:0] FLASH_DQ,       // FLASH Data bus 15 Bits (0 to 14)
   inout         FLASH_DQ15_AM1, // FLASH Data bus Bit 15 or Address A-1
   output [25:0] oFLASH_A,       // FLASH Address bus 26 Bits
   output        oFLASH_WE_N,    // FLASH Write Enable
   output        oFLASH_RST_N,   // FLASH Reset
   output        oFLASH_WP_N,    // FLASH Write Protect /Programming Acceleration
   input         iFLASH_RY_N,    // FLASH Ready/Busy output
   output        oFLASH_BYTE_N,  // FLASH Byte/Word Mode Configuration
   output        oFLASH_OE_N,    // FLASH Output Enable
   output        oFLASH_CE_N,    // FLASH Chip Enable
   //////////////////////////////// SRAM Interface ////////////////////////
83   inout  [31:0] SRAM_DQ,        // SRAM Data Bus 32 Bits
   inout  [3:0]  SRAM_DPA,       // SRAM Parity Data Bus
   output [20:0] oSRAM_A,        // SRAM Address bus 21 Bits
   output        oSRAM_ADSC_N,   // RAM Controller Address Status    
   output        oSRAM_ADSP_N,   // SRAM Processor Address Status
   output        oSRAM_ADV_N,    // SRAM Burst Address Advance
   output [3:0]  oSRAM_BE_N,     // SRAM Byte Write Enable
   output        oSRAM_CE1_N,    // SRAM Chip Enable
   output        oSRAM_CE2,      // SRAM Chip Enable
   output        oSRAM_CE3_N,    // SRAM Chip Enable
   output        oSRAM_CLK,      // SRAM Clock
   output        oSRAM_GW_N,     // SRAM Global Write Enable
   output        oSRAM_OE_N,     // SRAM Output Enable
   output        oSRAM_WE_N,     // SRAM Write Enable
   //////////////////////////////// ISP1362 Interface ////////////////////////
98   inout  [15:0] OTG_D,          // ISP1362 Data bus 16 Bits
   output [1:0]  oOTG_A,         // ISP1362 Address 2 Bits
   output        oOTG_CS_N,      // ISP1362 Chip Select
   output        oOTG_OE_N,      // ISP1362 Read
   output        oOTG_WE_N,      // ISP1362 Write
   output        oOTG_RESET_N,   // ISP1362 Reset
   inout         OTG_FSPEED,     // USB Full Speed, 0 = Enable, Z = Disable
   inout         OTG_LSPEED,     // USB Low Speed,     0 = Enable, Z = Disable
   input         iOTG_INT0,      // ISP1362 Interrupt 0
   input         iOTG_INT1,      // ISP1362 Interrupt 1
   input         iOTG_DREQ0,     // ISP1362 DMA Request 0
   input         iOTG_DREQ1,     // ISP1362 DMA Request 1
   output        oOTG_DACK0_N,   // ISP1362 DMA Acknowledge 0
   output        oOTG_DACK1_N,   // ISP1362 DMA Acknowledge 1
   //////////////////////////////// LCD Module 16X2 ////////////////////////////
   inout  [7:0]  LCD_D,          // LCD Data bus 8 bits
   output        oLCD_ON,        // LCD Power ON/OFF
   output        oLCD_BLON,      // LCD Back Light ON/OFF
   output        oLCD_RW,        // LCD Read/Write Select, 0 = Write, 1 = Read
   output        oLCD_EN,        // LCD Enable
   output        oLCD_RS,        // LCD Command/Data Select, 0 = Command, 1 = Data
   //////////////////////////////// SD Card Interface ////////////////////////
120   inout         SD_DAT,         // SD Card Data
   inout         SD_DAT3,        // SD Card Data 3
   inout         SD_CMD,         // SD Card Command Signal
   output        oSD_CLK,        // SD Card Clock
   //////////////////////////////// I2C ////////////////////////////////
   inout         I2C_SDAT,       // I2C Data
   output        oI2C_SCLK,      // I2C Clock
   //////////////////////////////// PS2 ////////////////////////////
   inout         PS2_KBDAT,      // PS2 Keyboard Data
   inout         PS2_KBCLK,      // PS2 Keyboard Clock
   inout         PS2_MSDAT,      // PS2 Mouse Data
   inout         PS2_MSCLK,      // PS2 Mouse Clock
   //////////////////////////////// VGA ////////////////////////////
   output        oVGA_CLOCK,     // VGA Clock
   output        oVGA_HS,        // VGA H_SYNC
   output        oVGA_VS,        // VGA V_SYNC
   output        oVGA_BLANK_N,   // VGA BLANK
   output        oVGA_SYNC_N,    // VGA SYNC
   output [9:0]  oVGA_R,         // VGA Red[9:0]
   output [9:0]  oVGA_G,         // VGA Green[9:0]
   output [9:0]  oVGA_B,         // VGA Blue[9:0]
   //////////////////////////////// Ethernet Interface ////////////////////////////
   inout  [15:0] ENET_D,         // DM9000A DATA bus 16Bits
   output        oENET_CMD,      // DM9000A Command/Data Select, 0 = Command, 1 = Data
   output        oENET_CS_N,     // DM9000A Chip Select
   output        oENET_IOW_N,    // DM9000A Write
   output        oENET_IOR_N,    // DM9000A Read
   output        oENET_RESET_N,  // DM9000A Reset
   input         iENET_INT,      // DM9000A Interrupt
   output        oENET_CLK,      // DM9000A Clock 25 MHz
   //////////////////////////////// Audio CODEC ////////////////////////////
   inout         AUD_ADCLRCK,    // Audio CODEC ADC LR Clock
   input         iAUD_ADCDAT,    // Audio CODEC ADC Data
   inout         AUD_DACLRCK,    // Audio CODEC DAC LR Clock
   output        oAUD_DACDAT,    // Audio CODEC DAC Data
   inout         AUD_BCLK,       // Audio CODEC Bit-Stream Clock
   output        oAUD_XCK,       // Audio CODEC Chip Clock
   //////////////////////////////// TV Devoder ////////////////////////////
   input         iTD1_CLK27,     // TV Decoder1 Line_Lock Output Clock
   input  [7:0]  iTD1_D,         // TV Decoder1 Data bus 8 bits
   input         iTD1_HS,        // TV Decoder1 H_SYNC
   input         iTD1_VS,        // TV Decoder1 V_SYNC
   output        oTD1_RESET_N,   // TV Decoder1 Reset
   input         iTD2_CLK27,     // TV Decoder2 Line_Lock Output Clock        
   input  [7:0]  iTD2_D,         // TV Decoder2 Data bus 8 bits
   input         iTD2_HS,        // TV Decoder2 H_SYNC
   input         iTD2_VS,        // TV Decoder2 V_SYNC
   output        oTD2_RESET_N,   // TV Decoder2 Reset
   //////////////////////////////// GPIO ////////////////////////////////
   inout  [31:0] GPIO_0,         // GPIO Connection 0 I/O
   input         GPIO_CLKIN_N0,  // GPIO Connection 0 Clock Input 0
   input         GPIO_CLKIN_P0,  // GPIO Connection 0 Clock Input 1
   output        GPIO_CLKOUT_N0, // GPIO Connection 0 Clock Output 0
   output        GPIO_CLKOUT_P0, // GPIO Connection 0 Clock Output 1
   inout  [31:0] GPIO_1,         // GPIO Connection 1 I/O
   input         GPIO_CLKIN_N1,  // GPIO Connection 1 Clock Input 0
   input         GPIO_CLKIN_P1,  // GPIO Connection 1 Clock Input 1
   output        GPIO_CLKOUT_N1, // GPIO Connection 1 Clock Output 0
   output        GPIO_CLKOUT_P1  // PIO Connection 1 Clock Output 1
 );
180 
 // All inout port turn to tri-state
 assign SD_DAT      = 1'bz;
 assign GPIO_0      = 32'hzzzzzzzzz;
 assign GPIO_1      = 32'hzzzzzzzzz;
 assign AUD_ADCLRCK = 1'bz;
 
 // Turn On TV Decoder
 assign oTD1_RESET_N = 1'bz;
 assign oTD2_RESET_N = 1'bz;
 
 // Flash
 assign FL_RST_N = 1'b1;
 
 // 16*2 LCD Module
 assign oLCD_ON   = 1'b1; // LCD ON
 assign oLCD_BLON = 1'b1; // LCD Back Light
 
 // Disable USB speed select
 assign OTG_FSPEED = 1'bz;
 assign OTG_LSPEED = 1'bz;
 
 // FLASH
 wire FLASH_16BIT_IP_A0;
204 assign oFLASH_BYTE_N = 1'b1; // FLASH Byte/Word Mode Configuration
 assign oFLASH_RST_N  = 1'b1; // FLASH Reset
 assign oFLASH_WP_N   = 1'b1; // FLASH Write Protect /Programming Acceleration
 
 // ssram
 wire       sram_clk;          // sram clock
 wire [1:0] sram_dummy_addr;   // used to ignore the a0/a1 pin from cypress ssram ip core
 wire       sram_dummy_addr0;  // used to ignore msb of sram address
 
 
 assign oSRAM_ADSP_N = 1'b1;         // SRAM Processor Address Status
 assign oSRAM_ADV_N  = 1'b1;         // SRAM Burst Address Advance
 assign oSRAM_CE2    = ~oSRAM_CE1_N; // SRAM Chip Enable
 assign oSRAM_CE3_N  = oSRAM_CE1_N;  // SRAM Chip Enable
 assign oSRAM_GW_N   = 1'b1;         // SRAM Global Write Enable
 assign oSRAM_CLK    = SRAM_CLK;
220 
 // SDRAM
222 // the sdram is shahred with rtl and nios
 wire [12:0] dram_a;
224 wire [1:0]  dram_ba;
225 wire        dram_cas_n;
226 wire        dram_cke;
227 wire        dram_cs_n;
228 wire [3:0]  dram_dqm;
229 wire        dram_ras_n;
230 wire        dram_we_n;
231 
 // dram1
 assign oDRAM0_CLK = SRAM_CLK;        // SDRAM0 Clock
 assign oDRAM1_CLK = SRAM_CLK;        // SDRAM1 Clock
 
 assign oDRAM0_A     = dram_a;
237 assign oDRAM0_BA    = dram_ba;
238 assign oDRAM0_CAS_N = dram_cas_n;
239 assign oDRAM0_CKE   = dram_cke;
240 assign oDRAM0_CS_N  = dram_cs_n;
241 assign oDRAM0_LDQM0 = dram_dqm[0];
242 assign oDRAM0_UDQM1 = dram_dqm[1];
243 assign oDRAM0_RAS_N = dram_ras_n;
244 assign oDRAM0_WE_N  = dram_we_n;
245 
 // dram2
 assign oDRAM1_A     = dram_a;
248 assign oDRAM1_BA    = dram_ba;
249 assign oDRAM1_CAS_N = dram_cas_n;
250 assign oDRAM1_CKE   = dram_cke;
251 assign oDRAM1_CS_N  = dram_cs_n;
252 assign oDRAM1_LDQM0 = dram_dqm[2];
253 assign oDRAM1_UDQM1 = dram_dqm[3];
254 assign oDRAM1_RAS_N = dram_ras_n;
255 assign oDRAM1_WE_N  = dram_we_n;
256 
 // USB
 assign OTG_FSPEED = 1'bz; // USB Full Speed, 0 = Enable, Z = Disable
 assign OTG_LSPEED = 1'bz; // USB Low Speed,  0 = Enable, Z = Disable
 
 // Clock 25MHz
 reg iCLK_25;
263 
 always@(posedge iCLK_50)
265   iCLK_25 <= ~iCLK_25;
266 
 // NIOS CPU
 wire CPU_CLK;
269 wire CPU_RESET_N;
270 
 Reset_Delay delay0 (
272   .iRST(iKEY[0]),
273   .iCLK(iCLK_50),
274   .oRESET(CPU_RESET_N)
275 );
276 
 // NIOS II system
 nios_ii nios_ii0 (
279   // 1) global signals:
   .clk_50(iCLK_50),
281   .pll_c0_system(CPU_CLK),
282   .pll_c1_memory(SRAM_CLK),
283   .pll_c2_audio(oAUD_XCK),
284   .reset_n(CPU_RESET_N),
285   .clk_25(iCLK_25),
286   // the_DM9000A_IF_0
   .avs_s1_export_ENET_CLK_from_the_DM9000A(oENET_CLK),
288   .avs_s1_export_ENET_CMD_from_the_DM9000A(oENET_CMD),
289   .avs_s1_export_ENET_CS_N_from_the_DM9000A(oENET_CS_N),
290   .avs_s1_export_ENET_DATA_to_and_from_the_DM9000A(ENET_D),
291   .avs_s1_export_ENET_INT_to_the_DM9000A(iENET_INT),
292   .avs_s1_export_ENET_RD_N_from_the_DM9000A(oENET_IOR_N),
293   .avs_s1_export_ENET_RST_N_from_the_DM9000A(oENET_RESET_N),
294   .avs_s1_export_ENET_WR_N_from_the_DM9000A(oENET_IOW_N),
295   // the_ISP1362
   .avs_hc_export_OTG_ADDR_from_the_ISP1362(oOTG_A),
297   .avs_hc_export_OTG_CS_N_from_the_ISP1362(oOTG_CS_N),
298   .avs_hc_export_OTG_DATA_to_and_from_the_ISP1362(OTG_D),
299   .avs_hc_export_OTG_INT0_to_the_ISP1362(iOTG_INT0),
300   .avs_hc_export_OTG_RD_N_from_the_ISP1362(oOTG_OE_N),
301   .avs_hc_export_OTG_RST_N_from_the_ISP1362(oOTG_RESET_N),
302   .avs_hc_export_OTG_WR_N_from_the_ISP1362(oOTG_WE_N),
303   .avs_dc_export_OTG_INT1_to_the_ISP1362(iOTG_INT1),
304   // the_audio
   .avs_s1_export_BCLK_to_the_AUDIO(AUD_BCLK),
306   .avs_s1_export_DACLRC_to_the_AUDIO(AUD_DACLRCK),
307   .avs_s1_export_DACDAT_from_the_AUDIO(oAUD_DACDAT),
308   .avs_s1_export_ADCLRC_to_the_AUDIO(AUD_ADCLRCK),
309   .avs_s1_export_ADCDAT_to_the_AUDIO(iAUD_ADCDAT),
310   // the_i2c_sclk
   .out_port_from_the_i2c_sclk(oI2C_SCLK),
312   // the_i2c_sdat
   .bidir_port_to_and_from_the_i2c_sdat(I2C_SDAT),
314   // the_lcd
   .LCD_E_from_the_lcd(oLCD_EN),
316   .LCD_RS_from_the_lcd(oLCD_RS),
317   .LCD_RW_from_the_lcd(oLCD_RW),
318   .LCD_data_to_and_from_the_lcd(LCD_D),
319   // the_pio_button
   .in_port_to_the_pio_button(iKEY),
321   // the_pio_green_led
   .out_port_from_the_pio_green_led(oLEDG),
323   // the_pio_red_led
   .out_port_from_the_pio_red_led(oLEDR),
325   // the_seg7 
   .avs_s1_export_seg7_from_the_SEG7({oHEX7_DP, oHEX7_D, oHEX6_DP, oHEX6_D, oHEX5_DP,
327     oHEX5_D, oHEX4_DP,oHEX4_D, oHEX3_DP, oHEX3_D, oHEX2_DP, oHEX2_D, oHEX1_DP, oHEX1_D,
328     oHEX0_DP, oHEX0_D}),
329   // the_pio_switch
   .in_port_to_the_pio_switch(iSW),
331   // the_sd_clk
   .out_port_from_the_sd_clk(oSD_CLK),
333   // the_sd_cmd
   .bidir_port_to_and_from_the_sd_cmd(SD_CMD),
335   // the_sd_dat
   .bidir_port_to_and_from_the_sd_dat(SD_DAT),
337   // the_sd_dat3
   .bidir_port_to_and_from_the_sd_dat3(SD_DAT3),
339   // the_sdram (u1)
   .zs_addr_from_the_sdram(dram_a),
341   .zs_ba_from_the_sdram(dram_ba),
342   .zs_cas_n_from_the_sdram(dram_cas_n),
343   .zs_cke_from_the_sdram(dram_cke),
344   .zs_cs_n_from_the_sdram(dram_cs_n),
345   .zs_dq_to_and_from_the_sdram(DRAM_DQ),
346   .zs_dqm_from_the_sdram(dram_dqm),
347   .zs_ras_n_from_the_sdram(dram_ras_n),
348   .zs_we_n_from_the_sdram(dram_we_n),
349   // the_tristate_bridge_avalon_slave (flash)
   .address_to_the_cfi_flash({oFLASH_A[21:0],FLASH_16BIT_IP_A0}),
351   .data_to_and_from_the_cfi_flash({FLASH_DQ15_AM1,FLASH_DQ}),
352   .read_n_to_the_cfi_flash(oFLASH_OE_N),
353   .select_n_to_the_cfi_flash(oFLASH_CE_N),
354   .write_n_to_the_cfi_flash(oFLASH_WE_N),
355   .address_to_the_ssram({oSRAM_A[18:0],sram_dummy_addr}), // sram address bus 21 bits
   .adsc_n_to_the_ssram(oSRAM_ADSC_N),                                       // sram controller address status
   .bw_n_to_the_ssram(oSRAM_BE_N),                                           // sram byte write enable
   .bwe_n_to_the_ssram(oSRAM_WE_N),                                          // sram write enable
   .chipenable1_n_to_the_ssram(oSRAM_CE1_N),                                 // sram chip enable
   .data_to_and_from_the_ssram((SRAM_DQ)),                                   // sram data bus 32 bits
   .outputenable_n_to_the_ssram(oSRAM_OE_N),                                 // sram output enable
362   // the_uart
   .cts_n_to_the_uart(oUART_CTS),
364   .rts_n_from_the_uart(iUART_RTS),
365   .rxd_to_the_uart(iUART_RXD),
366   .txd_from_the_uart(oUART_TXD),
367 );
368 
 endmodule

完整程式碼下載
DE2_70_NIOS_14_ssram.7z

See Also
(原創) 如何以32 bit的方式存取SDRAM? (SOC) (Nios II) (SOPC Builder) (DE2-70)