第一阶段 Verilog HDL高级编码； Modelsim、Debussy仿真工具及Synplify pro综合工具的使用技巧； 建立HDL设计与电路实体间的对应关系； Verilog HDL实现复杂逻辑设计及构建testbench的方法及技巧； 针对FPGA器件的代码优化方案；
第二阶段 FPGA设计原则(面积与速度平衡互换原则、硬件可实现原则、同步设计原则等； FPGA的四种操作技巧(乒乓操作、串并转换、流水线操作及数据同步等；
第三阶段 时序理论基本模型； 时序理论基本参数； 如何解决时序中的问题：关键路径的处理； 跨时钟域的处理：异步电路同步化； 亚稳态的出现及解决方法； 利用QuarutsII提供的时序分析工具进行系统时序分析； 时序分析中不同参数设置情况下时序约束结果的异同比较；
第四阶段 单/双口RAM、DPRAM工作时序及其使用； FIFO工作时序及其使用； ROM工作时序及其使用； 锁相环及串行收发器工作原理及其使用； 对比手工编写代码与利用IP快速进行设计的异同；
第五阶段 常系数复杂FIR滤波器的设计; 使用基于IP核的设计方法和流程，针对速度、面积、和功耗的优化; 使用EDA工具针对各个综合阶段的设计技巧，分析和验证设计实例，综合各种设计手段、分析方法、优化和验证方法; 基本实验 I2C的设计与测试 RSIC-CPU的设计与测试 LDPC编码器设计 M序列设计 高级加密标准AES设计 PS2键鼠接口设计与实现 异步fifo的设计与实现