总结：使用pll来进行“异步复位，同步释放”

　　先说明一下pll的端口功能，原理图如下：

　　

端口	位宽	输入/输出	说明
inclk0	1	input	时钟50M(初始时钟)
areest	1	input	pll复位信号，高电平有效
c0	1	output	倍频后的时钟，这里设置成了100M
locked	1	output	判断pll是否已锁定（稳定）信号，高电平有效。（信号独立）

　　

　　带有pll的异步复位，同步释放的方式有两种：（输出Q为同步处理后的全局复位）

　　第一种原理图、代码和RTL图如下：

　　

module sys_ctrl(
    input　　　　　　  clk_50M,
    input         　　rst_n,
    output        　　clk_100M,
    output    reg    syn_rst_n
);

reg　　 rst_dly_1;
reg　　 syn_rst_1;
reg　　 com_rst_dly_1;
wire　　locked;
wire　　com_rst;


always@(posedge clk_50M or negedge rst_n)
begin
    if(rst_n == 1'b0)begin
        rst_dly_1 <= 1'b0;
        syn_rst_1 <= 1'b0;
    end
    else begin
        rst_dly_1 <= 1'b1;
    　　 syn_rst_1 <= rst_dly_1;
    end
end

assign com_rst = rst_n & locked;


always@(posedge clk_100M or negedge com_rst)
begin
    if(com_rst == 1'b0)begin
        com_rst_dly_1 <= 1'b0;
        syn_rst_n <= 1'b0;
    end
    else begin
        com_rst_dly_1 <= 1'b1;
   　　  syn_rst_n <= com_rst_dly_1;
    end
end


pll_clk        u_pll_clk(
    .inclk0        (clk_50M),
    .areset        (!syn_rst_1),
    .c0            (clk_100M),
    .locked        (locked)
);

endmodule     

　　第二种原理图、代码和RTL图如下：

　　

module sys_ctrl(
    input        　　 clk_50M,
    input         　　rst_n,
    output        　　clk_100M,
    output    reg    syn_rst_n
);

reg            rst_dly_1;
reg            syn_rst_1;
reg　　　　　　  rst_dly_2;
wire　　   　　 locked;

always@(posedge clk_100M or negedge rst_n)
begin
    if(rst_n == 1'b0)begin
        rst_dly_1 <= 1'b0;
        syn_rst_1 <= 1'b0;
    end
    else begin
        if(locked == 1'b1)begin
            rst_dly_1 <= 1'b1;
            syn_rst_1 <= rst_dly_1;
        end
        else begin
            rst_dly_1 <= rst_dly_1;
            syn_rst_1 <= syn_rst_1;
        end
    end
end

always@(posedge clk_100M or negedge syn_rst_1)
begin
    if(syn_rst_1 == 1'b0)begin
        rst_dly_2 <= 1'b0;
        syn_rst_n <= 1'b0;
    end
    else begin
        rst_dly_2 <= 1'b1;
        syn_rst_n <= rst_dly_2;
    end
end

pll_clk            u_pll_clk(
    .inclk0        (clk_50M),
    .areset        (!rst_n),
    .c0            (clk_100M),
    .locked        (locked)
);


endmodule

　　

　　第二种方式的寄存器用的是带有使能端，它同时受到locked信号信号的控制，高点评有效。

　　　　

 　　下面这种方式是为了使FPGA上电复位后达到更加稳定的状态，在第一个异步复位同步化的处理上加上了50ms的延迟，代码如下：（这里采用第一种方式进行编写）

module sys_ctrl(
    input        　　 clk_50M,
    input        　　 rst_n,
    output        　　clk_100M,
    output    reg    syn_rst_n
);

parameter    RST_TIME = 24'd2_500_000;        //50ms

reg        rst_dly_1;
reg        syn_rst_1;
reg        com_rst_dly_1;
wire    　　locked;
wire    　　com_rst;

reg    [23:0]    cnt_rst;

always@(posedge clk_50M or negedge rst_n)
begin
    if(rst_n == 1'b0)
        cnt_rst <= 24'd0;
    else
        if(cnt_rst < RST_TIME)
            cnt_rst <= cnt_rst +1'b1;
        else
            cnt_rst <= cnt_rst;
end

always@(posedge clk_50M or negedge rst_n)
begin
    if(rst_n == 1'b0)begin
        rst_dly_1 <= 1'b0;
        syn_rst_1 <= 1'b0;
    end
    else begin
        if(cnt_rst == RST_TIME)begin    
            rst_dly_1 <= 1'b1;
            syn_rst_1 <= rst_dly_1;
        end
        else begin
            rst_dly_1 <= 1'b0;
            syn_rst_1 <= 1'b0;
        end
    end
end

assign com_rst = rst_n & locked;


always@(posedge clk_100M or negedge com_rst)
begin
    if(com_rst == 1'b0)begin
        com_rst_dly_1 <= 1'b0;
        syn_rst_n <= 1'b0;
    end
    else begin
        com_rst_dly_1 <= 1'b1;
        syn_rst_n <= com_rst_dly_1;
    end
end


pll_clk        u_pll_clk(
    .inclk0        (clk_50M),
    .areset        (!syn_rst_1),
    .c0            (clk_100M),
    .locked        (locked)
);

endmodule