VCS对verilog模型进行仿真包括两个步骤：
1. 编译verilog文件成为一个可执行的二进制文件命令为：vcs source_files
2. 运行该可执行文件：./simv
类似于NC, 也有单命令行的方式：vcs source_files -R
-R 命令表示, 编译后立即执行。
vcs常用的命令选项如下：
-cm line|cond|fsm|tgl|obc|path 设定coverage的方式
+define+macro=value+ 预编译宏定义
-f filename RTL文件列表
+incdir+directory+ 添加include 文件夹
-I 进入交互界面
-l logfile文件名
-P pli.tab 定义PLI的列表(Tab)文件
+v2k 使用推荐的标准
-y 定义verilog的库
-notice 显示详尽的诊断信息
-o 指定输出的可执行文件的名字,缺省是simv
+ nospecify 不对SPECIFY 模块进行时序检查和路径延时计算
+ notimingcheck 不进行时序检查；但是还是把path延时加入仿真中