【连载】 FPGA Verilog HDL 系列实例数据选择器

【连载】 FPGA Verilog HDL 系列实例  

Verilog HDL 之 数据选择器

一、原理

　　数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。实现数据选择功能的逻辑电路称为数据选择器，它的作用相当于多个输入的单刀多掷开关。

　　　　　　　　　　　　　　表1.1   八选一数据选择器真值表

二、实现

在设计文件中输入Verilog代码

  `timescale 1 ns / 1 ps

module mux8_1 ( Y ,A ,D0, D1, D2, D3, D4, D5, D6, D7 ,G );

input [2:0] A ;
wire [2:0] A ;
input  D0 ;
input  D1 ;
input  D2 ;
input  D3 ;
input  D4 ;
input  D5 ;
input  D6 ;
input  D7 ;

input G ;
wire G ;

output Y ;
reg Y ;

always @(G  or A  or D0 or    D1 or D2 or D3 or D4 or D5 or D6 or D7   )
    begin
        if (G  == 1)
            Y  <= 0;
        else
            case (A )
                3'b000 : Y  = D0 ;
                3'b001 : Y  = D1 ;
                3'b010 : Y  = D2 ;
                3'b011 : Y  = D3 ;
                3'b100 : Y  = D4 ;
                3'b101 : Y  = D5;
                3'b110 : Y  = D6 ;
                3'b111 : Y  = D7 ;
                default : Y  = 0;
            endcase
    end

endmodule