【连载】 FPGA Verilog HDL 系列实例顺序脉冲发生器

【连载】 FPGA Verilog HDL 系列实例  

Verilog HDL 之 顺序脉冲发生器

一、原理

　　在数字电路中，能按一定时间、一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器。 在数字系统中，常用来控制某些设备按照事先规定的顺序进行运算或操作。
　　顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器，一般由计数器（包括移位寄存器型计数器）和译码器组成。作为时间基准的计数脉冲由计数器的输入端送入，译码器即将计数器状态译成输出端上的顺序脉冲，使输出端上的状态按一定时间、一定顺序轮流为1，或者轮流为0。顺序脉冲发生器分为计数器型顺序脉冲发生器和移位型顺序脉冲发生器。
　　计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成。移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成。其中环形计数器的输出就是顺序脉冲，故可不加译码电路就可直接作为顺序脉冲发生器。

二、实现

在设计文件中输入Verilog代码

 /****************************** 分频模块  *************************************/

`timescale 1 ns / 1 ps
module qu_dou ( clk ,rst , a ,b  );

input            clk ;
wire            clk ;
input            rst ;      
input            a ;
wire            a ;

output            b ;
reg            b ;

reg        [31:0]    cnt ;
reg             clkout ;
always @ ( posedge clk or negedge rst )
    begin 
        if ( rst == 1'b0 )
            cnt <= 0 ;
        else  begin  if ( a==1'b1 ) begin
            if ( cnt >= 32'd3000000 ) 
            b <= 1 ;
            else 
            cnt <= cnt + 1'b1 ;
            
            end
            else begin b <= 1'b0 ;
                cnt <= 0 ;
            end
        end
    end


endmodule

功能实现

`timescale 1 ns / 1 ps

module pulsegen ( Q ,clr ,clk ,sysclk , rst);

input clr ;
wire clr ;
input clk ;
wire clk ;
input sysclk ;
wire sysclk ;
input rst ;
wire rst ;

output [7:0] Q ;
wire [7:0] Q ;
reg [7:0] temp    ;
reg x;

/***************** 例化去抖模块  *************************************/
wire     clk_r ;
qu_dou qu_dou ( 
.clk (sysclk) ,
.rst (rst) , 
.a (clk),
.b  (clk_r));

//********************************************************************
assign Q =temp;
always @ ( posedge clk_r or posedge clr )
begin 
    if ( clr==1) 
        begin
            temp <= 8'b00000001; 
            x= 0 ;
        end
        else
            begin 
                x<=  temp[7]   ;
                temp <= temp<<1     ;
                temp[0] <=x;
            end 
end 
endmodule