我们知道，FPGA是易失性的。硬件配置，即把HDL代码下载到FPGA芯片中，才能进行下一步的调试。
FPGA的配置过程：初始化→清空配置存储器→加载配置数据→CRC错误检查→START-UP
配置电路分类（根据FPGA芯片能否主动加载配置数据）：
FPGA配置方式灵活多样，根据芯片是否能够自己主动加载配置数据分为主模式、从模式以及JTAG模式。
Xilinx FPGA 的常用配置模式有5 类：主串模式、从串模式、Select MAP 模式、Desktop 配置和直接SPI 配置。
(1) 主模式
典型的主模式都是加载片外非易失( 断电不丢数据) 性存储器中的配置比特流，配置所需的时钟信号( 称为CCLK) 由FPGA内部产生，且FPGA控制整个配置过程。
在主模式下，FPGA上电后，自动将配置数据从相应的外存储器读入到SRAM中，实现内部结构映射；主模式根据比特流的位宽又可以分为：串行模式( 单比特流) 和并行模式( 字节宽度比特流) 两大类。如：主串行模式、主SPI Flash 串行模式、内部主SPI Flash串行模式、主BPI 并行模式以及主并行模式。
(2) 从模式
从模式需要外部的主智能终端( 如处理器、微控制器或者DSP等) 将数据下载到FPGA中，其最大的优点就是FPGA 的配置数据可以放在系统的任何存储部位，包括：Flash、硬盘、网络，甚至在其余处理器的运行代码中。
在从模式下，FPGA 作为从属器件，由相应的控制电路或微处理器提供配置所需的时序，实现配置数据的下载。从模式也根据比特流的位宽不同分为串、并模式两类，具体包括：从串行模式、JTAG模式和从并行模式三大类。
(3)JTAG模式
JTAG 模式为调试模式，可将PC 中的比特文件流下载到FPGA中，断电即丢失。
在JTAG模式中，PC和FPGA通信的时钟为JTAG接口的TCLK，数据直接从TDI进入FPGA，完成相应功能的配置。
目前，主流的FPGA芯片都支持各类常用的主、从配置模式以及JTAG，以减少配置电路失配性对整体系统的影响。
在主配置模式中，FPGA自己产生时钟，并从外部存储器中加载配置数据，其位宽可以为单比特或者字节；
在从模式中，外部的处理器通过同步串行接口，按照比特或字节宽度将配置数据送入FPGA芯片。
此外，多片FPGA可以通过JTAG菊花链的形式共享同一块外部存储器，同样一片/ 多片FPGA也可以从多片外部存储器中读取配置数据以及用户自定义数据。