vivado时序分析（二、时钟约束实际操作）

 　　上一节已经了解了关于时序的一些基本原理和一些基本知识，那么这一节根据一个具体例子来。采用的vivado版本是2018.2的版本。现在就说一下具体的操作步骤。首先打开一个工程。

第一步：打开相关工程，点击产生bit 文件。操作步骤如下图所示。

第二步：会产生如下的界面，点击open implenment desihnes的下拉菜单，点击edit timing constraint

第三步：会产生如下的界面，现在只对时钟进行相关约束，点击加号，产生新的一个小界面，clock name可以随便定义，这是在时序分析中的时钟的名字，一般命名的时候会在工程中的始终对应的名字前加一个t,来作为此处的名字。source objects这里代表的是工程中实际的端口名称，下面的waveform是可以设置时钟的频率，上升沿，下降沿等。点击source objects最右面的三个省略号，就如新的界面，点击.xdc文件就会发现我们的始终约束就在里面了。

第四步：在新的界面中，关于相关的介绍在界面中已经有注释。最后回到上级界面，点击ok 。操作到此处，因为我们对时钟进行了约束，人为的改变了时钟的上升沿等东西，所以产生的bit 文件就失效了。

 

第五步：再次点击generate bit

 第六步：看时序报告

 第七步：设置报告内容，包括路径。options设置报告的路径个数点击ok.

 第八步：出现新的界面

 第八步：看时序细节：可以计算和上一节对比。这里有些差距，是因为悲观度。