这个实例是为了显示如何通过重组路径来对设计时序进行优化，首先我们来看原书给出的为优化的实例代码。
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以下是优化之前的代码片段： module randomlogica( output reg [7:0] Out,
input [7:0] A,B,C,
input clk,
input Cond1,Cond2);
always @ (posedge clk)
if (Cond1)
Out<=A;
else if (Cond2&&(C<8))
Out<=B;
else
Out<=C;
endmodule
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我们将上述代码在Quartus II中进行综合，得到图1所示的结果。
图1：优化之前综合结果
如图1所示，我们看到这个电路的关键路径存在于C和OUT之间，总共经过了一个比较器，一级与门和两级多路选择器，如果和原书进行比较，虽然路径经过的逻辑层级相同，但是电路结构会有差异。但是整体电路功能并无差异。
下面我们通过对原始代码进行修改，以优化上述关键路径，修改的后的代码如下所示：
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以下是代码片段： module randomlogicb( output reg [7:0] Out,
input [7:0] A,B,C,
input clk,
input Cond1,Cond2);
wire CondB=(Cond2&!Cond1);
always @ (posedge clk)
if (CondB&&(C<8))
Out<=B;
else if (Cond1)
Out<=A;
else
Out<=C;
endmodule
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将修改后的代码在QuartusII软件中进行综合，综合后的结果如图2所示。
图2：优化后的结果
和原书的结论一样，比较图1和图2我们可以发现，关键路径上逻辑层级减少到只有两级了。