1、亚稳态解释和解决办法
答:触发器无法在规定的时间内达到一个稳定的输出电平状态，解决的方法：
用反应快的触发器，降底时钟的频率，改善时钟质量，引入同步机制。
2、CPLD和FPGA的主要区别
答：1.结构上的不同
2.集成度不同
CPLD:500---50000门
FPGA:1K----10M门
3.应用范围不同
CPLD逻辑能力强而寄存器少(1K左右),适用于控制密集型系统;
FPGA逻辑能力较弱但寄存器多(100多K),适用于数据密集型系统.
4.使用的方法不同
CPLD是EEPROM,FPGA是SRAM工艺.
3、设计一个四分频电路,用D触发器
4、解释Setup Time和 Hold Time，画图说明
答：建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 如果保持时间不够，数据同样不能被打入触发器.数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。
5、什么是竞争与冒险现象？怎样判断？如何消除？
在组合逻辑中，由于门电路的输入信号通路中经过了不同的延时，同时向相反的逻辑电平跳变(一个从1变为0，另一个从0变为1)的现象称为竞争；由于竞争而在电路输出端可能产生尖峰脉冲的现象称为竞争-冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：
一是添加布尔式的消去项，二是在芯片外部加电容。