OC8051内部逻辑分析（1）

　　采用数据流的方式进行OC8051内部的逻辑分析，需要首先理解其存储器架构，然后追踪程序到再到数据流。

　　前面有提到过，OC8051程序和数据存储器逻辑分离，在物理上，其可能有4种存储器，分别为内部程序存储器irom，内部数据存储器iram，外部程序存储器器xrom，外部数据程序存储器xram，其中访问xram和访问iram的指令不同（mov、movx，并要通过DPTR寄存器）。OC8051使用oc8051_defines.v控制所采用的存储结构，oc8051_defines.v部分代码如下：

　　

//
// oc8051 ITERNAL ROM
//
`define OC8051_ROM


//
// oc8051 memory
//
//`define OC8051_CACHE
//`define OC8051_WB

//`define OC8051_RAM_XILINX
//`define OC8051_RAM_VIRTUALSILICON
`define OC8051_RAM_GENERIC


`define OC8051_XILINX_ROM

　　`define OC8051_ROM：使用内部iROM，而外部xROM ，OC8051提供了3种可选的接口，1、CACHE；2、WISHBONE；3、内部信号线直通。

　　irom和iram是属于8051的部分，xrom，xram则可以没有，在实际的实现上，irom和xrom只要有一个就行。OC8051提供了irom的一个FPGA（XILINX）实现和一个行为仿真模型，均在文件oc8051_rom.v里，通过`define OC8051_XILINX_ROM，使用XILINX的实现，否则使用的是通用的仿真模型。另外OC8051工程提供了一个工具可以将HEX文件转换为.v，这种转换的实现和`define OC8051_XILINX_ROM所选用的实现是一样的，其更新ROM中代码非常不方便；这和其采用的ROM模型有关，通过如下代码可以看出其采用的存储器模型：

reg [7:0] buff [0:65535]; //64kb

assign ea = 1'b0;

initial
begin
  $readmemh("../../../bench/in/oc8051_rom.in", buff);
end

always @(posedge clk or posedge rst)
 if (rst)
   ea_int <= #1 1'b1;
  else ea_int <= #1 !ea;

always @(posedge clk)
begin
  data_o <= #1 {buff[addr+3], buff[addr+2], buff[addr+1], buff[addr]};
end

　　这样的存储模型很难直接使用通用的存储器进行实现。因为8051为8位微处理器，一般而言，程序存储器位宽为8即可，然而OC8051的实现使用了预取指令，需要一次发射3条指令（具体可通过其内部代码得到证实。）；上述代码所示模型，需要存储器一个周期发射4Byte的程序，而由于8051送出来的地址是非字对齐的，因此这样的行为模型需要存储器支持非对其访问。如：addr=1;则data_o={buff[4],buff[3],buff[2],buff[1]}，而如果采用32位宽的存储器，0~3个字节是一组，4~7为一组，一次只能出来一组的32位数据。

　　外部程序存储器接口可以选择CACHE方式和WB方式和直通方式，由于内部cpu实现方式，其行为模型依然需要和内部程序存储器一样。oc8051_xrom.v代码如下：

module oc8051_xrom (rst, clk, addr, data, stb_i, cyc_i, ack_o);

parameter DELAY=5;


input rst, clk, stb_i, cyc_i;
input [15:0] addr;
output ack_o;
output [31:0] data;


reg ack_o;
reg [31:0] data;

reg [7:0] buff [0:65535];
//reg [7:0] buff [8388607:0];
reg [2:0] cnt;
integer i;


initial
begin
//  for (i=0; i<65536; i=i+1)
//    buff [i] = 8'h00;
  $readmemh("../../../bench/in/oc8051_xrom.in", buff);
end

always @(posedge clk or posedge rst)
begin
  if (rst) begin
    data <= #1 31'h0;
    ack_o <= #1 1'b0;
  end else if (stb_i && ((DELAY==3'b000) || (cnt==3'b000))) begin
    data <= #1 {buff[addr+3], buff[addr+2], buff[addr+1], buff [addr]};
    ack_o <= #1 1'b1;
  end else
    ack_o <= #1 1'b0;
end

always @(posedge clk or posedge rst)
begin
  if (rst)
    cnt <= #1 DELAY;
  else if (cnt == 3'b000)
    cnt <= #1 DELAY;
  else if (stb_i)
    cnt <= #1 cnt - 3'b001;
  else cnt <= #1 DELAY;
end

endmodule

　　可以看出基本和irom行为模型一样，只不过支持参数定义其延迟周期（一般外部存储器访问速度会要慢些。）

　　ps：今天在仿真过程发现，使用外部xrom(tb中读入得ea=0：使用xrom，ea=1：使用irom)，接口配置为WB接口（`define OC8051_WB），其延迟参数只有定义为DELAY=2时，程序才能正常运行，其他设置均会出错。