数字系统设计练习（六）—— 系统任务的使用

一、实验硬软件环境：

1. EDA软件：Vivado2019
2. 实验开发板：Basys3 FPGA套件

二、实验内容：

　　实现的电路功能为：当开关开启，led点亮；开关关闭，则led灯关闭，在设计文件和测试文件中，在合适的位置，分别插入$monitor、$display、$stop以及$finish语句，观察simulation的结果。

三、 具体实现

1. 设计源码

   `timescale 1ns / 1ps
   //////////////////////////////////////////////////////////////////////////////////
   // Company:
   // Engineer:
   //
   // Create Date: 2020/08/17 18:02:59
   // Design Name:
   // Module Name: led
   // Project Name:
   // Target Devices:
   // Tool Versions:
   // Description:
   //
   // Dependencies:
   //
   // Revision:
   // Revision 0.01 - File Created
   // Additional Comments:
   //
   //////////////////////////////////////////////////////////////////////////////////
   
   
   module led(
       input key,
       input clk,
       output reg led
       );
   
       reg [28:0] count;
   
       always @(posedge clk)
       begin
          if(key == 0)
              count <= 29'b0;
          else
              if(count == 20)
                  count <= 29'b0;
              else
                  count <= count + 1;
       end
   
       always@(posedge clk)
       begin
           if(key == 0)
               led <= 0;
           else
               if(count == 20)
                   begin
                       led <= ~led;
                       $display("at this moment, count is 20, led is %b, and will be changed to %b.", led, ~led);
                   end
               else
                   led <= led;
       end
   endmodule

2. 仿真代码

   `timescale 1ns / 1ps
   //////////////////////////////////////////////////////////////////////////////////
   // Company:
   // Engineer:
   //
   // Create Date: 2020/08/17 18:19:52
   // Design Name:
   // Module Name: led_tb
   // Project Name:
   // Target Devices:
   // Tool Versions:
   // Description:
   //
   // Dependencies:
   //
   // Revision:
   // Revision 0.01 - File Created
   // Additional Comments:
   //
   //////////////////////////////////////////////////////////////////////////////////
   
   
   module led_tb;
       reg key;
       reg clk;
       wire led;
   
       led uut(.key(key), .clk(clk), .led(led));
   
       initial
       begin
           $monitor("count = %d, key = %d, led = %d", uut.count, uut.key, uut.led);
   
           key = 0;
           clk = 0;
   
           #100 key = 1;
   
       end
   
       always #5 clk = ~clk;
   endmodule

3. 约束文件

   set_property PACKAGE_PIN V17 [get_ports key]
   set_property IOSTANDARD LVCMOS33 [get_ports key]
   set_property PACKAGE_PIN U17 [get_ports led]
   set_property IOSTANDARD LVCMOS33 [get_ports led]

4. 波形图
5. console工具部分输出：输出设计源码中$display语句内容，同时执行仿真代码中$monitor语句，即使key和led的值没变，只要count的值改变，就打印指定内容。

   

6. $display后分别加入$stop和$finish语句，出现现象
   • 插入$stop后，波形图和console

     

     

   • 插入$finish后，波形图和console

     

     

7. 总结

• • $display用于输出变量信息，可以帮助调试和验证，但是只有当执行到该语句时才被触发，属于被动输出；
  • $monitor只要参数列表中的某个参数值发生变化，则输出指定内容，且该语句一旦被触发，则一直处于监视状态，属于主动输出。
  • $stop暂停仿真并将仿真器值置于互模式；
  • $finish退出模拟并将控制权交还给系统。
  • 看到有博客提到使用$stop后，使用run命令可继续仿真，而$finish则直接退出，但是尝试了一下，两者都可以使用run继续进行仿真。