写在前面的话
说起关系运算符，真的是满心伤痕，这里有一个优先级的问题：关系运算符的优先级别低于算数运算符的优先级别。
关系运算符种类
（1） a<b a小于b
（2） a>b a大于b
（3） a<=b a小于或者等于b
（4） a>=b a大于或者等于b
关系运算符使用意义
在进行关系运算时，如果申明的关系是假的（false）,则返回值是0，如果申明的关系是真的（true）,则返回值是1，如果某个操作数的值不定，则关系是模糊的，返回值是不定值。
关系运算符与算数运算符优先级
所有的关系运算符都有着相同的优先级别。关系运算符的优先级别低于算数运算符的优先级别。见下例：
//表达意义相同
a<size-1
a<(size-1)
//表达意义不同
size-(1<a)
size-1<a
当表达式size-(1<a)进行运算时，关系表达式先被运算，然后返回值0或1被size减去。而表达式size-1<a进行运算时，size先被减去1，然后再同a相比。
if-else 条件分支语句
if-else 条件分支语句的作用是根据指定的判断条件是否满足来确定下一步要执行的操作。它在使用时可以采用如下三种形式：
（1）if(<条件表达式>)
语句或语句块；
在if-else 条件语句的这种使用形式中没有出现else项，这种情况下条件分支语句的执行过程是：
- 如果指定的<条件表达式>成立（也就是这个条件表达式的逻辑值为“ 1”）,则执行条件分支语句内给出的“语句或语句块”，然后退出条件分支语句的执行。
- 如果<条件表达式>不成立（也就是条件的表达式的逻辑值为“0”、“x”、“z”）,则不执行条件分支语句内给出的“语句或语句块”，而是直接退出条件语句的执行。
例如程序1
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/**************************************************** * Engineer : 梦翼师兄 * QQ : 761664056 * The module function:if语句赋值模块 *****************************************************/ 01 module if_else_case(a,sel,rst_n,out); 02 input a;//输入a 03 input sel;//使能信号输入 04 input rst_n; 05 06 output reg out;//输出信号 07 08 always@(*) 09 begin 10 if(!rst_n) 11 out=0; 12 else 13 begin 14 if(sel==1)//当sel==1,条件表达式逻辑值为1，执行if下语句 15 out=a;//将a的值赋值给输出变量out 16 end 17 end 18 19 endmodule |
查看仿真波形如下
这段代码在运行时，就会根据条件表达式“sel==1”是否成立来决定是否执行赋值语句“out=a”如仿真图，如果sel==1时，则赋值语句就会得到执行，输出信号out得到a的值1，如果sel==0时，则不执行的赋值语句，输出信号out保持原有的值不变。如图，当sel==0时，out保持原值1不变。
（2）if(<条件表达式>)
语句或语句块1
else
语句或语句块2
这种形式的条件分支语句将以如下方式得到执行：
- 如果指定的<条件表达式>成立（也就是这个条件表达式的逻辑值为“1”），则执行条件分支语句第一行所指定的语句或语句块1，然后结束条件分支语句的执行。
- 如果<条件表达式>不成立，则执行由条件分支语句内第二行的else项指定的语句或语句块2，然后结束条件分支语句的执行。
例如程序2
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/**************************************************** * Engineer : 梦翼师兄 * QQ : 761664056 * The module function:if_else语句赋值模块 *****************************************************/ 01 module if_else_case(a,b,sel,rst_n,out); 02 input a;//输入a 03 input b;//输入b 04 input sel;//使能信号输入 05 input rst_n; 06 07 output reg out;//输出信号 08 09 always@(*) 10 begin 11 if(!rst_n) 12 out=0; 13 else 14 begin 15 if(sel==1)//当sel==1,条件表达式逻辑值为1，执行if下语句 16 out=a;//将a的值赋值给输出变量out 17 else //当sel==0,条件表达式逻辑值为0，执行else下语句 18 out=b;//将a的值赋值给输出变量out 19 end 20 end 21 22 endmodule |
查看仿真图如下：
在运行这段代码时，会根据条件表达式“sel==1”是否成立来决定执行两条过程赋值语句中的哪一条。
如果sel==1,则第一行if这项所指定的赋值语句out=a,得到执行，输出信号out 得到a的值1，如图所示。
如果sel!=1,则执行第二行else 项所指定的赋值语句out=b,输出信号out得到b的值。
（3）if(<条件表达式1>)
语句或语句块1
else if( <条件表达式2>)
语句或语句块2
………
else
在执行这种形式的if-else条件分支语句时，将按照各分支项的排列顺序对各个条件表达式是否成立做出判断，当遇到某一项的条件表达式成立时，就执行这一项所指定的语句或语句块。
如果所有的条件表达式都不成立，则执行最后的else项。
这种形式的if-else条件分支语句实现了一种多路分支选择控制。
例如程序3
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/**************************************************** * Engineer : 梦翼师兄 * QQ : 761664056 * The module function:if_else语句赋值模块 *****************************************************/ 01 module if_else_case(a,b,c,sel1,sel2,rst_n,out); 02 input a;//输入a 03 input b;//输入b 04 input c;//输入c 05 input sel1;//使能信号输入1 06 input sel2;//使能信号输入2 07 input rst_n; 08 09 output reg out;//输出信号 10 11 always@(*) 12 begin 13 if(!rst_n) 14 out=0; 15 else 16 begin 17 if(sel1==1)//当sel1==1,条件表达式逻辑值为1，执行对应语句 18 out=a;//将a的值赋值给输出变量out 19 else if(sel2==1) //当sel==0,条件表达式逻辑值为0，执行else下语句 20 out=b;//将b的值赋值给输出变量out 21 else 22 out=c;//将c的值赋值给输出变量out 23 end 24 end 25 26 endmodule |
查看仿真波形如下：
如果sel1的值为1，则第一个分支项的条件表达式sel1成立，因而第一分支项所指定的赋值操作out=a执行。
如果sel2的值为1，sel1的值不为1，则第二个分支项的条件表达式sel2成立，因而第二个分支项所指定的赋值操作out=b执行。
如果sle1和sel2的值都不为1，则执行else 分支语句这一项操作out=c执行。
（4）Verilog HDL 允许if-else 条件分支语句的嵌套使用。
if(<条件表达式1>)//外层if语句
if(<条件表达式2>)//内层if语句1
else //内层else语句2
else //外层else语句1
if(<条件表达式3>)//内层if语句3
else //内层else语句4
case分支控制语句
case分支语句是另一种用来实现多路分支控制的分支语句。与使用if-else条件分支语句相比，采用case分支语句来实现多路控制将显得更为方便与直观。
case分支语句通常用于对微处理器指令译码功能的描述以及对有限状态机的描述。case分支语句有“case”、“casez”、“casex”三种形式。
（1） case语句
case(<控制表达式>)
<分支语句1> ：语句块1
<分支语句2> ：语句块2
<分支语句3> ：语句块3
………
<分支语句n> ：语句块n
default: 语句块n+1;
endcase
<控制表达式>代表着对程序流向进行控制的控制信号：各个<分支表达式>则是控制表达式的某些具体状态取值，在实际使用中这些分支项表达式通常是一些常量表达式：各个“语句”则指定了在各个分支下所要执行的操作，它们也可以是由单条语句构成，处于最后的、以关键词default开头的那个分支项称为“default”分支项，它是可以缺省的。
Case语句的执行过程：
（1）当“控制表达式”的取值等于“分支项表达式1”时，执行第一个分支项所包含的语句块1.
（2）当“控制表达式”的取值等于“分支项表达式2”时，执行第一个分支项所包含的语句块2.
………….
（n）当“控制表达式”的取值等于“分支项表达式n”时，执行第一个分支项所包含的语句块n.
(4)在执行了某一分支项内的语句后，跳出case语句结构，终止case语句的执行。
Case语句中各个“分支项表达式”的取值必须是互不相同的，否则就会出现矛盾现象。
例如程序4
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/**************************************************** * Engineer : 梦翼师兄 * QQ : 761664056 * The module function:case语句赋值模块 *****************************************************/ 01 module if_else_case(a,b,c,d,sel,rst_n,out); 02 input a;//输入a 03 input b;//输入b 04 input c;//输入c 05 input d;//输入c 06 input [1:0]sel;//使能信号输入 07 input rst_n; 08 09 output reg out;//输出信号 10 11 always@(*) 12 begin 13 if(!rst_n) 14 out=0; 15 else 16 begin 17 case(sel) 18 2'b00:out=a; 19 2'b01:out=b; 20 2'b10:out=c; 21 2'b11:out=d; 22 default:; 23 endcase 24 end 25 end 26 27 endmodule |
查看仿真波形如下：
case语句在执行时，控制表达式和分支项表达式之间进行的比较是一种按进位进行的“全等比较”，也就是说，只有在分支项表达式和控制表达式对应的每一位都是彼此相等的情况下才认为分支项表达式和控制表达式两者是“相等”的，对应的语句块就会被执行。
case语句和if-else的区别
if-else 语句的执行是有优先级的判断，按照优先级的顺序执行语句；而case语句没有先级的考虑，只跟对应的逻辑值有关系，只要逻辑值对应相等就执行对应的语句块。