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    首先介绍什么是STA:静态时序分析。所谓静态,就是指非动态仿真;不用仿真pattern就能分析时序信息。

    它贯穿于后端P&R阶段,是检查时序是否满足的方法。

    steps:  (1) 把整个设计打散成N多的timing-path,主要依据就是   DFF---DFF,input---DFF、DFF--->output  input ----> output这四大类。

                  ( 2)   根据实际的布局布线情况,提取准确的RC参数、delay信息、clock uncertainty、lattency等,用最坏的情况估计每一个timing-path。

          比如:cell_delay,在DC阶段是使用db文件中对stdcell的参数,比如input_transition、load_of_pins,等如何影响整个cell_delay的表格;

            而在STA中,cell_delay是使用P&R产生SDF文件,更加的精准。

                 (3) 分析完每一个路径,把重要的信息要report出来。

    上面三条是STA的基本原理;下面再介绍PT工具的使用步骤:

    (1) read_design  & library

    (2) 读入约束文件、设置芯片工作环境等参数、

    (3)启动

    (4) report结果,并进行分析。

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