奇怪的altpll

记得刚用qii10.0的时候，在sopcbuilder中调用了altpll，结果在生成时出现错误，诸如：

Error (10130): Verilog HDL error at pll.v(144): parameter "bandwidth_type" is not a formal parameter of instantiated module
Error (10130): Verilog HDL error at pll.v(145): parameter "clk0_divide_by" is not a formal parameter of instantiated module
……
后来改为直接在QII中用ALTPLL，问题得到解决，昨天装了10.1版本后，又想体验一下新版本，于是又建立了个sopcbuilder文件，同样也用到了ALTPLL，但是在生成代码时同样出现了类似上面的错误。由于时间比较晚了，就关掉电脑睡觉。今天晚上加班回来重新打开昨天建立的文件，重现生成代码，居然没有错误提示了。不知道是怎么回事 ，改天有空的时候再研究一下。