高阻态、上拉下拉

高阻态（自百度百科）

 

高阻态这是一个数字电路里常见的术语，指的是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响，和没接一样，如果用万用表测的话有可能是高电平也有可能是低电平，随它后面接的东西定。

高阻态的实质：

电路分析时高阻态可做开路理解。你可以把它看作输出（输入）电阻非常大。它的极限状态可以认为悬空（开路）。也就是说理论上高阻态不是悬空，它是对地或对电源电阻极大的状态。而实际应用上与引脚的悬空几乎是一样的。

高阻态的意义：

当门电路的输出上拉管导通而下拉管截止时,输出为高电平;反之就是低电平;如上拉管和下拉管都截止时,输出端就相当于浮空（没有电流流动）,其电平随外部电平高低而定,即该门电路放弃对输出端电路的控制 。

典型应用：

1、在总线连接的结构上。总线上挂有多个设备，设备与总线以高阻的形式连接。这样在设备不占用总线时自动释放总线，以方便其他设备获得总线的使用权。

2、大部分单片机I/O使用时都可以设置为高阻输入，如凌阳，AVR等等。高阻输入可以认为输入电阻是无穷大的，认为I/O对前级影响极小，而且不产生电流（不衰减），而且在一定程度上也增加了芯片的抗电压冲击能力。

高阻态常用表示方法

高阻态常用字母 Z 表示。

 

三态的概念

一般门与其它电路的连接，无非是两种状态，1或者0，在比较复杂的系统中，为了能在一条传输线上传送不同部件的信号，研制了相应的逻辑器件称为三态门，除了有这两种状态以外还有一个高阻态，就是高阻抗（电阻很大，相当于开路）。相当于该门和它连接的电路处于断开的状态。(因为实际电路中你不可能去断开它，所以设置这样一个状态使它处于断开状态)。三态门是一种扩展逻辑功能的输出级，也是一种控制开关。主要是用于总线的连接，因为总线只允许同时只有一个使用者。通常在数据总线上接有多个器件，每个器件通过OE/CE之类的信号选通。如器件没有选通的话它就处于高阻态，相当于没有接在总线上，不影响其它器件的工作。

高阻态，主要是表示断开的，在多个外设共用一个数据总线时有用，一般来说都是芯片自身的特性，在不选择该芯片时其输出为高阻态，以免影响其它设备间的通信，而不需要手工设置，除非在使用FPGA或者CPLD时需要我们编程中置该状态！

上拉下拉的概念
上拉电阻一般是一端接电源，一端接芯片管脚的电路中的电阻，下拉电阻一般是指一端接芯片管脚一端接地的电阻。
在数字逻辑电路中，由于某些引脚空闲不用，又不能悬空着，通常用一适当的电阻接+vcc（上拉）或地（下拉）。具体使用上拉或下拉要看设计而定，大多不能随意改变。当然电阻本身是没有什么区别的。
上拉电阻：
1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。
2、OC门电路必须加上拉电阻，才能使用。
3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。
6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。