本文摘自《verilog数字系统设计教程》
乘法器分为两种：逐位进位并行乘法器（共需要33个门电路延迟），进位节省乘法器（需要18个门电路延迟）
***********************************************************************************
made by qidaiYMM, your comment is appreciated.
email:1519882610@qq.com
