如果某个组合逻辑电路中没有反馈或者迭代运算，那么我们就可以考虑流水线设计方法。
把组合逻辑分成延迟时间基本相等的小块，只要小块的组合逻辑的延迟小于时钟周期，整个组合逻辑的输入值每个时钟就可以变化一次，不会由于组合逻辑的延迟引起输出值的错误。
若没有这些寄存器来暂时保存局部组合逻辑的输出值，则为了保证整体组合逻辑的输出正确，输入信号的变化周期必须大于整体逻辑的延迟时间。但是这样的话数据处理的吞吐量就会受到限制。
当用verilog语言描述流水线结构的运算部件时，要使用结构描述，才能够真正综合成设计者想要的流水线结构。简单的运算符表达式只有在综合库中存有相应的流水线结构的宏库部件时，才能综合成流水线结构从而显著地提高运算速度。从这一意义上来说，深入了解和掌握电路的结构是进行高水平HDL设计的基础。
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