1、如图是由开关逻辑控制的数据流动和计算逻辑结构示意图
2、说明讲解（摘自verilog数字系统设计教程）
我们如果想把寄存器C的数据传给寄存器A，那么就需要使开关S2和S6打开，其他开关都关闭，这样在下一个时钟到来时，我们就可以完成任务了。同样任意寄存器间传递数据，保持时钟跳变与开关的完美匹配是完成传输的核心。
这个简单的例子说明，如果能设计出一个状态机，在这个状态机的控制下生成一系列的开关信号，严格按照时钟的节拍来开启后关闭数据通道，就能用硬件来构成复杂的计算逻辑。
在后面的章节我们会详细介绍如何用VerilogHDL来编写可综合的复杂同步状态机。
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