阅读verilog程序总结

1、写程序先直接写出时钟信号

//-----------------产生串行时钟scl,为输入时钟的二分频---------
always@(negedge clk)//二分频表示频率小了，周期大了
　　if(reset)
　　scl<=0;
　　else
　　scl<=~scl;

2、然后直接写主状态程序

always@(posedge clk)
    if(reset)//复位
        begin
            link_read<=no;//各大开关信号关闭
            link_head<=no;
            link_write<=no;
            link_stop<=no;
            link_sda<=no;
            ack<=0;
            rf<=0;//各大标志位赋值
            wf<=0;//写状态标志位
            ff<=0;//寄存器标志位
            main_state<=idle;//主状态进入空闲了
        end
    else
        begin
            casex(main_state)
                idle://空闲状态也是要空闲
                    begin
                        link_read<=no;//各大开关
                        if(wr)//写信号
                            begin
                                wf<=1;
                                main_state<=ready;
                            end
                        else if(rd)//读信号
                            begin
                                rf<=1;//
                                main_state<=ready;
                            end
                        else
                            begin
                                wf<=0;
                                rf<=0;
                                main_state<=idle;
                            end
                    end
                ready:
                    begin
                         head_state<=head_begin;
                        ff<=0;
                        ack<=0;
                        main_state<=write_start;
                    end
                write_start:
                    begin

                    end

 3、写程序的过程中每一个根线都应该是加上寄存器和标志位和开关。

　　1）输出和输入：加寄存器

　　2）输入输出是否完成：加标志位

　　3）未完待续。。。。。。。。。。。。。。。