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管脚定义与内部逻辑图
注：管脚一般A、B连在一起作为一个输入；CLR硬件接VDD。
原理如下：每8个CLK上升沿，bit分别从QA移至QH，所以给定一个字节，左移后送入至A/B，这样Bit7经过8个上升沿后就输出至了QH。
- 实例代码
;-------------------------------------------------------------------------------------------------- ;****************************************************************************** ;HC164输出控制;HC164移位输出(数据在TMP0_LSB) SHIFT_164 MOVLW D'8' MOVWF TMP0_MSB ;---------------------------------------------------------- LOOP_HC164 BCF P_164CLK ; RLCF TMP0_LSB ; BC SET_164SDA ;---------------------------------- BCF P_164AB BRA HC164_WAIT ;---------------------------------- SET_164SDA BSF P_164AB ;================================== HC164_WAIT CALL T4US_DELAY ; BSF P_164CLK ; CALL T4US_DELAY ; DECFSZ TMP0_MSB BRA LOOP_HC164 ;========================================================== NOP RETURN
和HCF4094的区别，HCF4094有Strobe管脚，拉低后，可以锁存输出值