synplify是synopsys的综合工具，但一般的硬件设计我们还不需要它，altera/xilinx都有各自的开发环境，但是当使用到soc设计时，一般使用的都是system verilog，而我们知道altera的开发环境实在太烂了，在system verilog上的支持远不如xilinx，这个时候只能想办法借助第三方工具了，当然我想synplify在FPGA上用的还是少，主要面向需要晶圆代工厂Foundry公司，做asic/soc设计上。由于synplify对文件添加的顺序性要求，顶层文件需要最后添加，综合顺序只能呆板的按照文件添加的顺序执行，一旦顺序不对就会报找不到包，对比下来还是xilinx更智能，不用综合选定top后就可以生成hierarchy结构，据说synplify的使用部分是因为synopsys的ip核被绑定只能使用synplify。
如何配合使用第三方综合工具和 Vivado IP (中文配音)