1,
操作记录:1,两个通道共用主时钟和逻辑复位2,两个通道均为72bit不能满足同SLR并且同COLUMN的要求(因为一个COLUMN只有5个BANK,每个DDR控制器要3个BANK) 如果时钟源不在中间BANK时钟输入,则需要增加BUFG以及BACKBONE约束:由于无法满足同COLUMN要求: