[转]【ZYNQ-7000开发之五】PL和PS通过BRAM交互共享数据

本篇文章目的是使用Block Memory进行PS和PL的数据交互或者数据共享，通过zynq PS端的Master GP0端口向BRAM写数据，然后再通过PS端的Mater GP1把数据读出来，将结果打印输出到串口终端显示。

涉及到AXI BRAM Controller 和 Block Memery Generator等IP的使用。

 

本系列文章尽可能的让每一个实验都相对独立，过程尽可能保证完整性，保证实验的可重现性。 但是用到的模块或者IP的具体作用和用法不保证都重复详细的介绍。

 

本文所使用的开发板是Miz702(兼容zedboard)

PC 开发环境版本：Vivado 2015.2 Xilinx SDK 2015.2

 

要实现的结构简图如图所示：

 

一、PL端硬件架构的搭建

 

1.1 新建工程

 

 

1.2 一路next,选择Zedboard

 

 

1.3 新建一个Block Design

 

 

1.4 点击Add IP ,双击ZYNQ Processing System

 

 

1.5 点击Run Block Automation,在弹出的对话框选择OK

 

1.6 双击ZYNQ 模块，在Peripheral 下，保留UART0，其余全部去掉

 

 

1.7 在PL-PS Configuration下，选中 GP0和GP1然后 点击ok

 

 

1.8 配置完成后如图所示(本次试验没有用到DDR和IO)：

 

 

1.9 点击，Add IP,连续添加两个 AXI BRAM Controller

 

 

1.10 小技巧----重复IP模块添加可以用TCL的方式，修改下名字就可以了

 

 

1.11 双击AXI BRAM Controller模块（l两个），把number of BRAM interfaces 修改成1

 

 

1.12 点击ADD IP,添加Block Memory Generator 

 

 

1.13 双击Block Memory Generator ，修改Memory Type。

 

 

1.14 点击run Connection  Automation，把axi_bram_ctrl_1的S_AXI端口的连接目标修改为如图所示

 

 

1.15 点击重新布局，生成好的硬件框架如下

 

 

1.16 点击Address Editor 可以看到系统已经为我们自动分配好了正确的地址

 

 

1.17 在Block design 上右击，点击Creater HDL Wrapper，这一步生成整个硬件工程的顶层模块

 

 

1.18 点击ok

 

 

1.19 点击Generate Output Products，这一步把IP Core的源码加载到工程下面（貌似）

 

 

1.20 点击Generate

 

 

1.21 点击Generate bit,然后需要耐心等待一下

 

 

1.22 完成，可以选择需要查看的信息,也可以点击Cancel

 

 

1.23 点击File,选择Export Hardware

 

 

1.24 选中Include bitstream,方便在SDK里直接可以烧写FPGA的配置文件

 

 

1.25 选择   然后点击OK,至此硬件环境搭建完成

 

 

二、PS端软件实现数据共享

 

2.1 打开的SDK界面如下，这里的信息是和硬件相关的，例如在Address Map 这一栏下可以看到axi_bram_ctrl_0和刚刚在vavado Address Editor下的地址是一致的

 

2.2 新建工程

 

2.3 输入工程名字，点击next

 

2.4 选择Hello World，Finish

 

2.5 把src路径下，把helloworld.c里的代码修改如下

 

 

//关于驱动函数，这里先简要介绍一下，将来会详细讲解
#include <stdio.h>
#include "platform.h"
#include "xil_io.h"   //这个头文件下面包含很重要的IO读写函数
#include "xparameters.h"  //这个头文件里把硬件的地址映射等参数都写成了宏定义方便使用

//void print(char *str);

int main()
{
       int num;
       int rev;
    init_platform();

    xil_printf("------The test is start...------

");


    //XPAR_AXI_BRAM_CTRL_0_S_AXI_BASEADDR是axi_bram_ctrl_0的地址，Xil_Out32通过控制axi_bram_ctrl_0，向blk_mem_gen_0写数据
    for( num=0; num<15; num++ )
    {
       Xil_Out32(XPAR_AXI_BRAM_CTRL_0_S_AXI_BASEADDR + num*4, 0x10000000+num);     //
    }


    //XPAR_AXI_BRAM_CTRL_1_S_AXI_BASEADDR是axi_bram_ctrl_1的地址，Xil_In32 通过控制axi_bram_ctrl_0，把blk_mem_gen_0里的数据读出来
    //PS和PL可以在blk_mem_gen_0里共享数据
   for( num=0; num<15; num++ )
       {
              rev = Xil_In32(XPAR_AXI_BRAM_CTRL_1_S_AXI_BASEADDR + num*4);
              xil_printf( "The data at %x is %x 

",XPAR_AXI_BRAM_CTRL_1_S_AXI_BASEADDR + num*4,rev);
       }

    xil_printf("------The test is end!------

");

    cleanup_platform();
    return 0;
}

 

2.6 设置串口终端

 

 

2.7 把bit文件烧写到FPGA

 

 

2.8 配置软件烧写文件

 

 

2.9 如图所示配置

 

 

2.10 如图所示配置

 

 

2.11 串口终端打印输出信息如下：

 

------The test is start...------
The data at 80000000 is 10000000
The data at 80000004 is 10000001
The data at 80000008 is 10000002
The data at 8000000C is 10000003
The data at 80000010 is 10000004
The data at 80000014 is 10000005
The data at 80000018 is 10000006
The data at 8000001C is 10000007
The data at 80000020 is 10000008
The data at 80000024 is 10000009
The data at 80000028 is 1000000A
The data at 8000002C is 1000000B
The data at 80000030 is 1000000C
The data at 80000034 is 1000000D
The data at 80000038 is 1000000E

------The test is end!------

 

 

PS：在点击Run后出现了这个错误，找了很久没发现问题，最后重启了下电脑解决。

 Failed to open Cable Node jsn1 on TCP:127.0.0.1:3121

 at com.xilinx.sdk.targetmanager.internal.TM.isFPGAConfigured(TM.java:372)

 at com.xilinx.sdk.debug.core.XilinxAppLaunchConfigurationDelegate.isFpgaConfigured(XilinxAppLaunchConfigurationDelegate.java:381)

 at com.xilinx.sdk.debug.core.XilinxAppLaunchConfigurationDelegate.launch(XilinxAppLaunchConfigurationDelegate.java:290)

 at com.xilinx.sdk.debug.ui.XilinxAppLaunchDelegateWrapper.launch(XilinxAppLaunchDelegateWrapper.java:31)

 

 

三、总结

本文通过PS端把数据写入到PL端的BRAM，然后从而又把数据从PL端读到PS端，从而简单的实现了PL和PS的数据交互和共享。

 

 

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