静态功耗产生的原因

从20世纪80年代采用CMOS电路开始，电路设计者们便体会到了这一技术的优势，但与先进
技术伴随而来的是日益严重的功耗问题。在早期的电路设计中，静态功耗并不是考虑的重点，这是
因为在这一阶段，CMOS电路的功率消耗很大程度上取决于电路的开关活动，当电路翻转活动停止
时，静态功耗几乎可以忽略。
随着半导体工艺的进步，线宽进一步减小，此时供电电压也必须随之减小以适应栅氧化层所能
承受的电场强度。如图1-2所示为一个CMOS晶体管的简略视图。当制程达到90nm的时候，栅氧
化层厚度(tox) 已经减小到12A,这时栅电压必须减小以保证栅氧化层的绝缘效果。为了保证每一
代制程的性能要求，阈值电压的减小也是必须的。5V供电时代1.25V的阈值电压在1V供电的时代
显然不再适用。

在当代的半导体制程下，阈值电压的减小成为CMOS电路漏电功耗增加的一个很重要的影响因
素。一般的，阈值电压每减小65mV,亚阈值漏电将会随之呈指数增长。同时电路的动态功耗会随
着供电电压的降低而减小。在90nm以下工艺制程的电路设计中，静态功耗所占的比重不断提高。
功耗控制的重点将不仅是动态功耗的降低，同时还必须考虑降低静态功耗。