Verilog function的使用

• function的用法

　　function的标准写法如下：

function  <返回值的类型或是范围>  （函数名）；

　　<端口说明语句>　　　　//input xxx

　　<变量类型说明语句>　　//reg xxx

begin

　　<语句>

　　............

　　函数名=zzz;　　　　　　//函数名就相当于输出变量

end

endfunction

　　function是可综合的，task是不可综合的。function本身描述的是组合逻辑电路，也可幅值给某个触发器。

• function与触发器电路的结合

　　下面是一个乘累加器的Verilog代码：

 

代码对应的电路实现原理图如下图：