综合后的网表功能与RTL不对
1、VCS仿真选项+nospecify和+notimingcheck没打开，注意后仿（带sdf）时应该将+nospecify去掉
2、有的模块没接上复位信号，用VCS仿真时rstn为高阻，功能可能正确；但是综合工具可能会把这些DFF的复位端口统统接0，这样输出就永远为0，进而就会被工具优化掉
3、如果想要工具不优化上述constant型的寄存器，可以将compile_seqmap_propagate_constants变量设置为false
关于+neg_thck
http://ee.mweda.com/ask/340138.html
https://wenku.baidu.com/view/48912cf558fb770bf68a55b4.html
1.PR后的timing rpt没有时序违反，那sdf里负的hold 是什么意思，是好是坏?
没有关系，hold为负值的意思是信号在时钟沿之前指定时间内（那个负值的绝对值）翻转都不会出问题。
2 有error，提示要加+neg_thck，这个和负的hold有什么关系吗?加+neg_tchk貌似把负的hold修成0了?
需要+neg_thck，我认为不是因为“+neg_tchk”才把负值改为0，而是因为工具不支持负值，
所以把负值改为0来计算，这样相当于仿真时hold check更苛刻了。
3.+notimingcheck就相当于不检查负的hold?那影响仿真所加时序吗?这个命令在仿真时候需要加吗?
时序仿真不能用“+notimingcheck”，只有功能仿真时才可以加这个选项。