Verilog实现同步FIFO和异步FIFO

一、同步FIFO

1、代码

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// *** 名称 : sFIFO.v
// *** 作者 : xianyu_FPGA
// *** 博客 : https://www.cnblogs.com/xianyufpga/
// *** 日期 : 2020年6月
// *** 描述 : 同步FIFO,读写位宽相同,默认写先读后
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module sFIFO
//========================< 参数 >==========================================
#(
parameter DATA_W            = 8                 ,   //数据位宽
parameter ADDR_W            = 4                     //地址位宽
)
//========================< 端口 >==========================================
(
input                       clk                 ,   //时钟
input                       rst_n               ,   //复位
input                       wr_en               ,   //写使能
input       [DATA_W-1:0]    wr_data             ,   //写数据
input                       rd_en               ,   //读使能
output  reg [DATA_W-1:0]    rd_data             ,   //读数据
output                      full                ,   //写满
output                      empty                   //读空
);
//========================< 信号 >==========================================
reg     [ADDR_W-1:0]        wr_addr             ;   //写地址
reg     [ADDR_W-1:0]        rd_addr             ;   //读地址
reg     [DATA_W-1:0]        ram[2**ADDR_W-1:0]  ;   //ram,地址位宽4,共16个
reg     [ADDR_W  :0]        cnt                 ; 　//计数器
//==========================================================================
//==    读写地址
//==========================================================================
//-- 写地址
//---------------------------------------------------
always @(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
        wr_addr <= 0;
    end
    else if(wr_en & (!full)) begin
        wr_addr <= wr_addr + 1;
    end
end

//-- 读地址
//---------------------------------------------------
always @(posedge clk or negedge rst_n) begin
     if (!rst_n) begin
          rd_addr <= 0;
     end
     else if(rd_en & (!empty)) begin
          rd_addr <= rd_addr + 1;
     end
end
//==========================================================================
//==    读写数据
//==========================================================================
//-- 写数据
//---------------------------------------------------
integer i;
always @(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
        for(i=0; i<16; i=i+1)
            ram[i] <= 0;
    end
    else if(wr_en) begin
            ram[wr_addr] <= wr_data;
    end
end

//-- 读数据
//---------------------------------------------------
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        rd_data<=0;
    end
    else if (rd_en) begin
        rd_data <= ram[rd_addr];  
    end
end
//==========================================================================
//==    空满标志
//==========================================================================
//-- 辅助计数
//---------------------------------------------------
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        cnt <= 0;
    end
    else if(wr_en && (!rd_en) && (cnt!=16)) begin
        cnt <= cnt + 1;
    end
    else if(rd_en && (!wr_en) && (cnt!=0)) begin
        cnt <= cnt - 1;
    end
end

//-- 写满、读空
//---------------------------------------------------
assign full  = (cnt==16);
assign empty = (cnt==0 );


endmodule

2、仿真

`timescale 1ns/1ns
module sFIFO_tb;
//========================< 参数 >==========================================
parameter DATA_W            = 8                 ;   //数据位宽
parameter ADDR_W            = 4                 ;   //地址位宽
//========================< 信号 >==========================================
reg                         clk                 ;
reg                         rst_n               ;
reg                         wr_en               ;
reg    [DATA_W-1:0]         wr_data             ;
reg                         rd_en               ;
//==========================================================================
//==    例化
//==========================================================================
sFIFO
#(
    .DATA_W                 (DATA_W             ),
    .ADDR_W                 (ADDR_W             )
)
u_sFIFO
(
    .clk                    (clk                ),
    .rst_n                  (rst_n              ),
    .wr_en                  (wr_en              ),
    .wr_data                (wr_data            ),
    .rd_en                  (rd_en              ),
    .rd_data                (                   ),
    .full                   (                   ),
    .empty                  (                   )
);
//==========================================================================
//==    时钟
//==========================================================================
always #10 clk=~clk;
//==========================================================================
//==    设计
//==========================================================================
initial  begin
    clk     = 1;
    rst_n   = 0;
    wr_en   = 0;
    wr_data = 0;
    rd_en   = 0;
    
    #101;
    rst_n   = 1;
    
    #20;
    gen_data;
    
    @(posedge clk);
    rd_en=1;
    
    repeat(16)@(posedge clk);
    rd_en=0;
end

task gen_data;
    integer i;
    begin
        for(i=0; i<16; i=i+1) begin
            wr_en   = 1;
            wr_data = i;
            #20;
        end
        wr_en   = 0;
        wr_data = 0;
    end
endtask


endmodule

二、异步FIFO

1、分析

（1）格雷码

　　比较空满时，需要读写地址进行判断，二者属于跨时钟域，需要进行打拍的同步处理，未避免亚稳态，采用格雷码，因为格雷码相邻只有一位变化，这样同步多位时更不容易产生问题。

格雷码公式：gray = (binary>>1) ^ binary;

（2）读空判断

　　默认是先写后读，读追上了写，之后就是读空了。因此写满标志为【读写地址相同】。

（3）写满判断

　　默认是先写后读，写在前面，超过了一轮地址后，又追上了读，之后就是写满了。因此读空标志为【读写地址相同】。

　　显然，这样的思维会导致读空和写满的标志相同，无法确定【读写地址相同】时到底是读空还是写满，因此可以设置一个写指针 wr_addr_ptr 和 读指针 rd_addr_ptr，其位宽比读写地址多1位，整个指针的长度是地址的 2 倍。假设前半段为 A，后半段为 B。

• 读在 A，最高位为0，剩余位为100；
• 写在 B，最高位为1，剩余位为100；

 　　我们便可以判定，这时写越过了一轮，又到了读的位置，这便是真正的写满标志。提炼一下就是：“读写的最高位不同，其余位相同”时，处于写满状态。

 　　以上是当地址编码为普通二进制码时的分析，但是格雷码是不一样的，他的排列有些不同，前半段 A 和后半段 B 是镜像对称的，如下图所示：

　　通过观察格雷码的特点，我们可以这样判断：“读写的最高2位不同，其余位相同”时，处于写满状态。

2、代码

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// *** 名称 : asFIFO.v
// *** 作者 : xianyu_FPGA
// *** 博客 : https://www.cnblogs.com/xianyufpga/
// *** 日期 : 2020年6月
// *** 描述 : 异步FIFO,读写位宽相同,默认写先读后
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module asFIFO
//========================< 参数 >==========================================
#(
parameter DATA_W            = 8                 ,   //数据位宽
parameter ADDR_W            = 4                     //地址位宽
)
//========================< 端口 >==========================================
(
input                       rst_n               ,   //复位
//FIFO写 ----------------------------------------
input                       wr_clk              ,   //写时钟
input                       wr_en               ,   //写使能
input       [DATA_W-1:0]    wr_data             ,   //写数据
output                      wr_full             ,   //写满
//FIFO读 ----------------------------------------
input                       rd_clk              ,   //读时钟
input                       rd_en               ,   //读使能
output  reg [DATA_W-1:0]    rd_data             ,   //读数据
output                      rd_empty                //读空
);
//========================< 信号 >==========================================
reg     [ADDR_W  :0]        wr_addr_ptr         ;   //写指针,多1位
reg     [ADDR_W  :0]        rd_addr_ptr         ;   //读指针,多1位
wire    [ADDR_W  :0]        wr_addr_gray        ;   //写地址_格雷码
reg     [ADDR_W  :0]        wr_addr_gray_r      ;   //写地址打拍
reg     [ADDR_W  :0]        wr_addr_gray_rr     ;   //写地址打拍
wire    [ADDR_W  :0]        rd_addr_gray        ;   //读地址_格雷码
reg     [ADDR_W  :0]        rd_addr_gray_r      ;   //读地址打拍
reg     [ADDR_W  :0]        rd_addr_gray_rr     ;   //读地址打拍
//-----------------------------------------------
wire    [ADDR_W-1:0]        wr_addr             ;   //写地址
wire    [ADDR_W-1:0]        rd_addr             ;   //读地址
reg     [DATA_W-1:0]        ram[2**ADDR_W-1:0]  ;   //ram,地址位宽4,共16个
//==========================================================================
//==    地址指针
//==========================================================================
always @(posedge wr_clk or negedge rst_n) begin
    if(!rst_n) begin
        wr_addr_ptr <= 0;
    end
    else if(wr_en & (!wr_full)) begin
        wr_addr_ptr <= wr_addr_ptr + 1;
    end
end

always @(posedge rd_clk or negedge rst_n) begin
    if(!rst_n) begin
        rd_addr_ptr <= 0;
    end
    else if(rd_en & (!rd_empty)) begin
        rd_addr_ptr <= rd_addr_ptr + 1;
    end
end
//==========================================================================
//==    空满信号
//==========================================================================
//-- 格雷码转换
//---------------------------------------------------
assign wr_addr_gray = (wr_addr_ptr>>1) ^ wr_addr_ptr;
assign rd_addr_gray = (rd_addr_ptr>>1) ^ rd_addr_ptr;

//-- 跨时钟域,打两拍
//---------------------------------------------------
always @(posedge wr_clk) begin
    rd_addr_gray_r  <= rd_addr_gray;
    rd_addr_gray_rr <= rd_addr_gray_r;
end

always @(posedge rd_clk) begin
    wr_addr_gray_r  <= wr_addr_gray;
    wr_addr_gray_rr <= wr_addr_gray_r;
end

//-- 写满标志:高2位不同,其余位相同
//---------------------------------------------------
assign wr_full  = (wr_addr_gray == ({~rd_addr_gray_rr[ADDR_W-:2],rd_addr_gray_rr[ADDR_W-2:0]}));

//-- 读空标志:读写地址相同
//---------------------------------------------------
assign rd_empty = (rd_addr_gray == wr_addr_gray_rr);
//==========================================================================
//==    ram读写
//==========================================================================
//-- 读写地址
//---------------------------------------------------
assign wr_addr = wr_addr_ptr[ADDR_W-1:0];
assign rd_addr = rd_addr_ptr[ADDR_W-1:0];

//-- 写数据
//---------------------------------------------------
integer i;
always @(posedge wr_clk or negedge rst_n) begin
    if(!rst_n) begin
        for(i=0; i<2**ADDR_W; i=i+1)
            ram[i] <= 0;
    end
    else if(wr_en & (!wr_full)) begin
            ram[wr_addr] <= wr_data;
    end  
end

//-- 读数据
//---------------------------------------------------
always @(posedge rd_clk or negedge rst_n) begin
    if(!rst_n) begin
        rd_data <= 0;
    end
    else if(rd_en & (!rd_empty)) begin
        rd_data <= ram[rd_addr];
    end
end


endmodule

3、仿真

`timescale 1ns/1ns
module asFIFO_tb;
//========================< 参数 >==========================================
parameter DATA_W            = 8                 ;   //数据位宽
parameter ADDR_W            = 4                 ;   //地址位宽
//========================< 信号 >==========================================
reg                         wr_clk              ;
reg                         rd_clk              ;
reg                         rst_n               ;
reg                         wr_en               ;
reg      [DATA_W-1:0]       wr_data             ;
reg                         rd_en               ;
//==========================================================================
//==    例化
//==========================================================================
asFIFO
#(
    .DATA_W                 (DATA_W             ),
    .ADDR_W                 (ADDR_W             )
)
u_asFIFO
(
    .wr_clk                 (wr_clk             ),
    .rd_clk                 (rd_clk             ),
    .rst_n                  (rst_n              ),
    .wr_en                  (wr_en              ),
    .wr_data                (wr_data            ),
    .rd_en                  (rd_en              ),
    .rd_data                (                   ),
    .wr_full                (                   ),
    .rd_empty               (                   )
);
//==========================================================================
//==    时钟
//==========================================================================
always #10 wr_clk=~wr_clk;
always #5  rd_clk=~rd_clk;
//==========================================================================
//==    数据
//==========================================================================
initial begin
    wr_clk  = 1;
    rd_clk  = 0;
    rst_n   = 0;
    wr_en   = 0;
    wr_data = 0;
    rd_en   = 0;
    
    #101;
    rst_n = 1;
    
    #20;
    gen_data;
    
    @(posedge rd_clk);
    rd_en = 1;
    
    repeat(16)@(posedge rd_clk);
    rd_en=0;
end

task gen_data;
    integer i;
    begin
        for(i=0; i<16; i=i+1) begin
            wr_en   = 1;
            wr_data = i;
            #20;
        end
        wr_en   = 0;
        wr_data = 0;
    end
endtask


endmodule