标题不能太长，只能贴一部分信息，但是不影响大家百度，现在所有报错信息贴出来：
61031145 ERROR - Cannot place PIO comp "MDP_IN_HS" on PIO site "F5/PB6C" (I/O bank 2).
61031260 ERROR - Cannot place PIO comp "MDP_IN_HS" on the proposed PIO site "PB6C / F5" because the types of their IOLOGICs are incompatible: the associated IOLOGIC comp "MDP_IN_HS_MGIOL" has been set to "IDDR4" mode (of type "BIOLOGIC"), while the IOLOGIC site is of type "BSIOLOGIC".
61031147 ERROR - Please check the pin locking in your preference file.
这个报错其实是接着上一篇文章的，上一篇文章没有讲完
先介绍下情况：客户用的是LCMXO3L-1300E-5UWG36CTR,调用了ddr_generic,而且是GDDRX4_RX.ECLK ，
然后客户绑定管脚：F5
PAR之后就报错了，错误提示很模糊---但是可以从UG找到答案。
上图告诉我们GDDRX4—RX.ECLK，必须要使用A/B差分对，然后我们检查F5是不是A/B PAIR
F5不是A/B pair而是C/D PAIR,所以自然报错，因为A/B pair 可以跑到450MHZ,但是C/D PAIR跑不到450MHZ,也就是C/D PAIR最多也就是只能X2
假如要跑到，450MHZ解决的办法就是将信号绑到A/B pair上。
这个故事也告诉我们，在评估高速接口，在画原理图之前最好是把要用到的脚先PAR一遍，特别是又不懂哪个手册哪个章节说了这些限制规则的同志们
还有就是再次验证了一点，问题十有八九都是客户不按照要求搞出来的，建议要用这个IP就先看这个IP的手册。