Clock Gating Cell Connection
set_dft_configuration -connect_clock_gating enable 默认enable
set_clock_gating_style -control_signal test_model | scan_enable
-sequential_cell latch
-positive_edge_logic {integrated }
-control_point before
-control_signal test_mode]
-observation_point true
set_dft_clock_gating_configuration -exclude_elements [list] 用于At speed中
control point ：before VS after
基于latch的clock gating要求使能信号始终在时钟的下降沿之后到达。 如果控制点在latch前，则不会违反要求、故障不会损坏时钟输出。
如果测试工具不支持将控制点在clock gating latch之前，则使用-control_point after将控制点插入clock gating latch之后。
Scan Enable VS Test Mode
Scan enable仅在scan mode下active；Test mode在整个test期间active
Scan enable通常比Test mode带来更高的故障覆盖率。Scan enable的故障覆盖率与没有clock gating的电路差不多。
但在某些情况下，必须使用Test mode。 例如，如果将point放在latch之前，并且测试工具不支持Scan enable控制点位置，则可能需要使用Test mode。
使用Test Mode提高可观察性
使用Test mode时，EN信号和控制逻辑中的其他信号不可测试。 如果使用test_mode，则可以通过在时钟门控期间添加可观察性逻辑来增加测试模式下的故障覆盖率。
注意： 使用-control_signal scan_enable选项时，无需通过可观察性逻辑来增加可观察性。