2时序逻辑电路计数器

2.4.1 二进制计数器

代码如下

module counter
#(parameter N=8)
(
    input clk,
    input rst_n,
    output [N-1:0] Q,
    output Max_tick 
);

reg [N-1:0] r_reg;
wire [N-1:0] r_next;

always @ (posedge clk or negedge rst_n)
    if(!rst_n)
        r_reg<=0;
    else r_reg<=r_next;

assign r_next=r_reg+1'b1;
assign Q=r_reg;
assign Max_tick=(r_reg==2**N-1)?1'b1:1'b0;

endmodule 

2.4.2具有控制位的计数器

设计相应的控制线，根据设计的真值表编写代码，参考COM缺氧设计的真值表如下，需要说明的是rst_n异步清零主要用在系统的初始化，而syn_ctrl同步清零是在一般操作中使用。

代码如下

module counter
#(parameter N=8)
(
    input clk,
    input rst_n,
    input syn_ctrl,
    input load,
    input en,
    input up,
    output [N-1:0] Q,
    output Max_tick, 
    output Min_tick
);

reg [N-1:0] r_reg;
reg [N-1:0] r_next;

always @ (posedge clk or negedge rst_n)
    if(!rst_n)
        r_reg<=0;
    else r_reg<=r_next;
    
always @(*)
    if(syn_ctrl)r_next=0;
    else if(load) r_next=Q;
    else if(en & up)r_next=r_reg+1'b1;
    else if(en & ~up)r_next=r_reg-1'b1;
    else r_next=r_reg;
    
assign Q=r_reg;
assign Max_tick=(r_reg==2**N-1)?1'b1:1'b0;
assign Min_tick=(r_reg==0)?1'b1:1'b0;

endmodule 

将上述代码N值改为3，编写testbench如下

`timescale 1ns/10ps
module counter_tb;
reg clk,rst_n,syn_ctrl,load,en,up;
reg [2:0] D;
wire [2:0] Q;
wire Min_tick;
wire Max_tick;

counter counter_inst
(
    .clk(clk),
    .rst_n(rst_n),
    .syn_ctrl(syn_ctrl),
    .load(load),
    .up(up),
    .en(en),
    .D(D),
    .Q(Q),
    .Min_tick(Min_tick),
    .Max_tick(Max_tick)
);

//***************************************
//时钟与复位激励
parameter CLK_PERIOD=20,
          RESET_TIME=10;
initial clk=0;
initial forever #(CLK_PERIOD/2) clk=~clk;
initial rst_n=0;
initial forever #RESET_TIME rst_n=1;
//***************************************

initial
begin
    //initial ctrl_signal input
    syn_ctrl=1'b0;
    load=1'b0;
    en=1'b0;
    up=1'b1;
    //initial data_signal input
    D=3'b000;
    //initial ctrl_signal input
    @(posedge rst_n);//wait rst_n to deassert 
    @(negedge clk);//wait for one clk
    //test load
    load=1'b1;
    D=3'b011;
    @(negedge clk)
    load=1'b0;
    repeat(2) @(negedge clk);
    //test syn_ctrl
    syn_ctrl=1'b1;
    @(negedge clk)
    syn_ctrl=1'b0;
    repeat(2) @(negedge clk);
    //test up counter and pause
    en=1'b1;
    up=1'b1;
    repeat(10) @(negedge clk);
    en=1'b0;
    repeat(2) @(negedge clk);
    en=1'b1;
    repeat(2) @(negedge clk);
    //test down mod
    up=1'b0;
    repeat(10) @(negedge clk);
    //test Max_tick and Min_tick
    wait(Q==2);
    @(negedge clk);
    up=1'b1;
    @(negedge clk);
    wait(Min_tick);
    @(negedge clk);
    up=1'b0;
    //delay
    #(4*CLK_PERIOD);
    en=1'b0;
    #(4*CLK_PERIOD);
    $stop;
end 

endmodule 

RTL级仿真波形如下

验证syn_ctrl波形如下

验证load信号波形如下

验证Max_tick,Min_tick波形如下

2.4.3模m计数器

将上述二进制计数器判断语句r_reg==2**N-1改为r_reg==M-1;即构成模M计数器。